JPH0312502B2 - - Google Patents
Info
- Publication number
- JPH0312502B2 JPH0312502B2 JP56215031A JP21503181A JPH0312502B2 JP H0312502 B2 JPH0312502 B2 JP H0312502B2 JP 56215031 A JP56215031 A JP 56215031A JP 21503181 A JP21503181 A JP 21503181A JP H0312502 B2 JPH0312502 B2 JP H0312502B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- latch
- data signal
- sending
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0045—Arrangements at the receiver end
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0061—Error detection codes
- H04L1/0063—Single parity check
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明は、データ信号およびストローブ信号を
受信し、ストローブ信号に応じてデータ信号をメ
モリへ格納するデータ受信方式の改良に関するも
のである。
受信し、ストローブ信号に応じてデータ信号をメ
モリへ格納するデータ受信方式の改良に関するも
のである。
かゝるデータ受信方式は、工業計測機器相互間
のデータ伝送等に使用されているが、伝送路を介
してデータ信号を受信する場合、伝送路において
生ずる波形歪、雑音混入等の影響によりデータ信
号が正規に受信されなくとも、ストローブ信号の
受信に応じてデータ信号がメモリへ格納されるた
め、誤つたデータ信号をそのまゝメモリへ格納
し、これの内容に応ずるデータ処理結果が不正確
となる欠点を生じている。
のデータ伝送等に使用されているが、伝送路を介
してデータ信号を受信する場合、伝送路において
生ずる波形歪、雑音混入等の影響によりデータ信
号が正規に受信されなくとも、ストローブ信号の
受信に応じてデータ信号がメモリへ格納されるた
め、誤つたデータ信号をそのまゝメモリへ格納
し、これの内容に応ずるデータ処理結果が不正確
となる欠点を生じている。
本発明は、従来のかゝる欠点を根本的に解決す
る目的を有し、ストローブ信号を受けて所定時間
経過後ラツチ信号を送出し、このラツチ信号を送
出したのち所定時間経過後メモリに対する書込信
号を送出し、ラツチ信号の送出前後でかつ上記書
込信号の送出以降の所定期間リセツトパルスを送
出する制御回路と、上記ラツチ信号を受けてデー
タ信号をラツチするラツチ回路と、データ信号へ
付加されたパリテイビツトに基づきデータ信号の
エラーを検出するパリテイチエツカと、このパリ
テイチエツカの検出々力に応じて上記リセツトパ
ルスの送出期間中にあつてセツトされ上記リセツ
トパルスの消失に応じてリセツトされるフリツプ
フロツプ回路とを設け、このフリツプフロツプ回
路のセツト出力により上記書込信号の送出を停止
し、ラツチ回路により保持されたデータ信号のメ
モリに対する格納を阻止するものとした極めて効
果的な、データ受信方式を提供するものである。
る目的を有し、ストローブ信号を受けて所定時間
経過後ラツチ信号を送出し、このラツチ信号を送
出したのち所定時間経過後メモリに対する書込信
号を送出し、ラツチ信号の送出前後でかつ上記書
込信号の送出以降の所定期間リセツトパルスを送
出する制御回路と、上記ラツチ信号を受けてデー
タ信号をラツチするラツチ回路と、データ信号へ
付加されたパリテイビツトに基づきデータ信号の
エラーを検出するパリテイチエツカと、このパリ
テイチエツカの検出々力に応じて上記リセツトパ
ルスの送出期間中にあつてセツトされ上記リセツ
トパルスの消失に応じてリセツトされるフリツプ
フロツプ回路とを設け、このフリツプフロツプ回
路のセツト出力により上記書込信号の送出を停止
し、ラツチ回路により保持されたデータ信号のメ
モリに対する格納を阻止するものとした極めて効
果的な、データ受信方式を提供するものである。
以下、実施例を示す図によつて本発明の詳細を
説明する。
説明する。
第１図は構成を示すブロツク図、第２図は第１
図における各部の波形を示すタイミングチヤート
であり、第１図においては、伝送路L1〜L8によ
り各々伝送されてくるアドレスおよびデータ内容
を示すデータ信号AD、これへ付加されるパリテ
イビツトのパリテイ信号PA、データ信号ADと
同期して生ずるストローブ信号STが与えられる
ものとなつており、制御回路CTは、クロツクパ
ルスａに基づいて動作し、ストローブ信号STbに
応じて、このストローブ信号ｂの受信後所定時間
経過した後に立ち上がるラツチパルスｃ、このラ
ツチパルスｃの立ち上がり後所定時間経過した後
に立ち上がる書込パルスｅ、およびラツチパルス
ｃの立ち上がり前後でかつ書込パルスｅの立ち上
がり以降の所定期間「Ｈ」レベルを維持するリセ
ツトパルスｄを発生するものとなつている。
図における各部の波形を示すタイミングチヤート
であり、第１図においては、伝送路L1〜L8によ
り各々伝送されてくるアドレスおよびデータ内容
を示すデータ信号AD、これへ付加されるパリテ
イビツトのパリテイ信号PA、データ信号ADと
同期して生ずるストローブ信号STが与えられる
ものとなつており、制御回路CTは、クロツクパ
ルスａに基づいて動作し、ストローブ信号STbに
応じて、このストローブ信号ｂの受信後所定時間
経過した後に立ち上がるラツチパルスｃ、このラ
ツチパルスｃの立ち上がり後所定時間経過した後
に立ち上がる書込パルスｅ、およびラツチパルス
ｃの立ち上がり前後でかつ書込パルスｅの立ち上
がり以降の所定期間「Ｈ」レベルを維持するリセ
ツトパルスｄを発生するものとなつている。
また、パリテイチエツカPCは、データ信号AD
およびパリテイ信号PAに応じて、これらにより、
データ信号のエラーを検出したとき、「Ｌ」レベ
ルの検出々力ｆを生ずるものとなつており、この
検出々力ｆに応じてフリツプフロツプ回路（以
下、FFC）FFがセツトされ、このFFC・FFの
「Ｈ」レベルのセツト出力ｇによつて制御回路CT
が応動し、セツト出力ｇが与えられている間は、
書込パルスｅの送出を停止するものとなつてい
る。
およびパリテイ信号PAに応じて、これらにより、
データ信号のエラーを検出したとき、「Ｌ」レベ
ルの検出々力ｆを生ずるものとなつており、この
検出々力ｆに応じてフリツプフロツプ回路（以
下、FFC）FFがセツトされ、このFFC・FFの
「Ｈ」レベルのセツト出力ｇによつて制御回路CT
が応動し、セツト出力ｇが与えられている間は、
書込パルスｅの送出を停止するものとなつてい
る。
このため、パリテイチエツカPCにてエラーが
検出されない場合、データ信号ADは、ラツチ回
路LAにおいて、ラツチパルスｃにより保持され
たうえメモリMMへ与えられ、書込パルスｅに応
じて所定のアドレスへ格納される。すなわち、デ
ータ信号ADが正常な間は、以上の動作が反復さ
れることにより、データ信号ADがメモリMMへ
逐次格納されるものとなる。
検出されない場合、データ信号ADは、ラツチ回
路LAにおいて、ラツチパルスｃにより保持され
たうえメモリMMへ与えられ、書込パルスｅに応
じて所定のアドレスへ格納される。すなわち、デ
ータ信号ADが正常な間は、以上の動作が反復さ
れることにより、データ信号ADがメモリMMへ
逐次格納されるものとなる。
しかし、データ信号ADにパリテイエラーを生
じ、あるいは、雑音が混入すれば、パリテイチエ
ツカPCが検出々力ｆを生じ、これによつて
FFC・FFをセツトするため、このFFC・FFのセ
ツト出力ｇにより制御回路CTが書込パルスｅの
発生を停止するものとなり、ラツチ回路LAによ
り保持されたデータ信号のメモリMMに対する格
納が阻止される。この際、FFC・FFは、リセツ
トパルスｄの発生期間中にあつて、パリテイチエ
ツカPCの検出々力ｆに応じてセツトされるので、
第２図ｄにＴで示すラツチパルスｃの立ち上がり
前後の一定期間Ｔ中に一瞬でも検出々力ｆが生ず
れば、これによつてFFC・FFがセツト出力ｇを
送出し、制御回路CTからの書込パルスｅの送出
を停止させる。このような方式を採用することに
より、ラツチ回路LA、パリテイチエツカPC間の
動作速度差に起因するエラーチエツカ抜けが防止
されるものとなる。
じ、あるいは、雑音が混入すれば、パリテイチエ
ツカPCが検出々力ｆを生じ、これによつて
FFC・FFをセツトするため、このFFC・FFのセ
ツト出力ｇにより制御回路CTが書込パルスｅの
発生を停止するものとなり、ラツチ回路LAによ
り保持されたデータ信号のメモリMMに対する格
納が阻止される。この際、FFC・FFは、リセツ
トパルスｄの発生期間中にあつて、パリテイチエ
ツカPCの検出々力ｆに応じてセツトされるので、
第２図ｄにＴで示すラツチパルスｃの立ち上がり
前後の一定期間Ｔ中に一瞬でも検出々力ｆが生ず
れば、これによつてFFC・FFがセツト出力ｇを
送出し、制御回路CTからの書込パルスｅの送出
を停止させる。このような方式を採用することに
より、ラツチ回路LA、パリテイチエツカPC間の
動作速度差に起因するエラーチエツカ抜けが防止
されるものとなる。
したがつて、メモリMMには、正常なデータ信
号ADのみが逐次格納されるものとなり、これの
内容に基づくデータ処理結果が常に正確なものと
なる。
号ADのみが逐次格納されるものとなり、これの
内容に基づくデータ処理結果が常に正確なものと
なる。
また、伝送路L1〜L8に対する雑音混入等によ
り、制御回路CTが書込パルスｅを発生しようと
しても、このときには、パリテイチエツカPCが
検出々力ｆを生ずるため、書込パルスｅの発生が
阻止され、雑音がメモリMMへ誤つて格納される
ことの防止が行なわれる。
り、制御回路CTが書込パルスｅを発生しようと
しても、このときには、パリテイチエツカPCが
検出々力ｆを生ずるため、書込パルスｅの発生が
阻止され、雑音がメモリMMへ誤つて格納される
ことの防止が行なわれる。
なお、FFC・FFは、リセツトパルスｄの立下
りによりセツトされるため、つぎのデータ信号
ADが送られて来るときには、初期状態となつて
おり、特に支障を生じないものとなつている。
りによりセツトされるため、つぎのデータ信号
ADが送られて来るときには、初期状態となつて
おり、特に支障を生じないものとなつている。
たゞし、パリテイチエツカPCが高レベルの検
出々力を生ずる場合には、これの立上りによりセ
ツトされるFFC・FFを用いればよく、リセツト
パルスｄの条件に応じてリセツト側も同様であ
り、メモリMMとしてレジスタ等を用いてもよ
く、データ信号ADとパリテイ信号PAとが同一
伝送路により伝送されて来る場合にも適用できる
等、種々の変形が自在である。
出々力を生ずる場合には、これの立上りによりセ
ツトされるFFC・FFを用いればよく、リセツト
パルスｄの条件に応じてリセツト側も同様であ
り、メモリMMとしてレジスタ等を用いてもよ
く、データ信号ADとパリテイ信号PAとが同一
伝送路により伝送されて来る場合にも適用できる
等、種々の変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、常に正規なデータ信号のみがメモリへ格納さ
れるものとなり、これの内容に基づくデータ処理
結果が正確なものとなるため、各種用途のデータ
受信において顕著な効果が得られる。
ば、常に正規なデータ信号のみがメモリへ格納さ
れるものとなり、これの内容に基づくデータ処理
結果が正確なものとなるため、各種用途のデータ
受信において顕著な効果が得られる。
第１図は本発明の実施例を示すブロツク図、第
２図は第１図における各部の波形を示すタイミン
グチヤートである。 PC……パリテイチエツカ、FF……FFC（フリ
ツプフロツプ回路）、CT……制御回路、LA……
ラツチ回路、MM……メモリ、AD……データ信
号、PA……パリテイ信号、ST……ストローブ信
号、ｅ……書込パルス。
２図は第１図における各部の波形を示すタイミン
グチヤートである。 PC……パリテイチエツカ、FF……FFC（フリ
ツプフロツプ回路）、CT……制御回路、LA……
ラツチ回路、MM……メモリ、AD……データ信
号、PA……パリテイ信号、ST……ストローブ信
号、ｅ……書込パルス。
Claims (1)
- 【特許請求の範囲】 １ データ信号およびストローブ信号が伝送路を
介して与えられ、前記ストローブ信号に応じて前
記データ信号をメモリへ格納するデータ受信方式
において、 前記ストローブ信号を受けて所定時間経過後ラ
ツチ信号を送出し、このラツチ信号を送出したの
ち所定時間経過後前記メモリに対する書込信号を
送出し、前記ラツチ信号の送出前後でかつ前記書
込信号の送出以降の所定期間リセツトパルスを送
出する制御回路と、 前記ラツチ信号を受けて前記データ信号をラツ
チするラツチ回路と、 前記データ信号へ付加されたパリテイビツトに
基づき前記データ信号のエラーを検出するパリテ
イチエツカと、 このパリテイチエツカの検出々力に応じて前記
リセツトパルスの送出期間中にあつてセツトさ
れ、前記リセツトパルスの消失に応じてリセツト
されるフリツプフロツプ回路とを設け、 このフリツプフロツプ回路のセツト出力により
前記書込信号の送出を停止し、前記ラツチ回路に
より保持されたデータ信号の前記メモリに対する
格納を阻止すること を特徴とするデータ受信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21503181A JPS58115956A (ja) | 1981-12-28 | 1981-12-28 | デ−タ受信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21503181A JPS58115956A (ja) | 1981-12-28 | 1981-12-28 | デ−タ受信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58115956A JPS58115956A (ja) | 1983-07-09 |
| JPH0312502B2 true JPH0312502B2 (ja) | 1991-02-20 |
Family
ID=16665598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21503181A Granted JPS58115956A (ja) | 1981-12-28 | 1981-12-28 | デ−タ受信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58115956A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583810A (en) * | 1991-01-31 | 1996-12-10 | Interuniversitair Micro-Elektronica Centrum Vzw | Method for programming a semiconductor memory device |
| US6243293B1 (en) | 1992-01-29 | 2001-06-05 | Interuniversitair Micro-Elektronica Centrum | Contacted cell array configuration for erasable and programmable semiconductor memories |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6010466B2 (ja) * | 1978-01-27 | 1985-03-18 | 株式会社東芝 | メツセ−ジ伝送方式 |
-
1981
- 1981-12-28 JP JP21503181A patent/JPS58115956A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58115956A (ja) | 1983-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0129093B2 (ja) | ||
| KR950016014A (ko) | 광폭의 데이터전송장치에 있어서 에러검출 및 정정회로 | |
| JPH0312502B2 (ja) | ||
| US4096471A (en) | Method and apparatus for transfer of asynchronously changing data words | |
| JPS6312435Y2 (ja) | ||
| JP2984802B2 (ja) | 入力信号異常検出回路 | |
| JP2644112B2 (ja) | Ｆｉｆｏ試験診断回路 | |
| JPS5943860B2 (ja) | フレ−ム同期信号検出回路 | |
| JP3063291B2 (ja) | 回線監視回路 | |
| JP2906850B2 (ja) | 時分割形スイッチ監視回路 | |
| JPS58159132A (ja) | キ−入力判別方法 | |
| JPH0338786B2 (ja) | ||
| JPH07118725B2 (ja) | パルス伝送方式 | |
| JP2797756B2 (ja) | 被制御装置の接続判別方式 | |
| JPH0595386A (ja) | アラームインターフエース回路 | |
| JPS6155696B2 (ja) | ||
| JPS6464049A (en) | Degeneration controller for buffer device | |
| JPS5918897B2 (ja) | 送信局における伝送結果判定装置 | |
| JPH0378586B2 (ja) | ||
| KR930006579A (ko) | 프린터의 에러 자체 진단방법 | |
| JPS6323445A (ja) | 通信制御装置 | |
| JPS62209628A (ja) | プロセサバスにおけるバリテイチエツク回路 | |
| JPH0479002A (ja) | 磁気記憶装置の書込み回路 | |
| JPH05234267A (ja) | 読出し補償回路 | |
| KR870003510A (ko) | 메모리 접속상태 검출회로 |