JPH03125436A - ヘテロ構造半導体装置およびその製造方法 - Google Patents
ヘテロ構造半導体装置およびその製造方法Info
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- JPH03125436A JPH03125436A JP1263208A JP26320889A JPH03125436A JP H03125436 A JPH03125436 A JP H03125436A JP 1263208 A JP1263208 A JP 1263208A JP 26320889 A JP26320889 A JP 26320889A JP H03125436 A JPH03125436 A JP H03125436A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はヘテロ構造半導体装置およびその製造方法に関
するものである。
するものである。
従来の技術
ノンドープのＧａＡｓ層上にＮ型のＡｌＧａＡｓ層を形
成したヘテロ構造のヘテロ接合界面には高い移動度の２
次元電子ガスが形成される。この２次元電子ガスの濃度
をゲート電極により制御してトランジスタ動作をさせる
高電子移動度トランジスタ（ＨＥＭＴ）ｉ表 高速スイ
ッチング素子、マイクロ波・ミリ波素子として有望であ
り、その特性を一層向七さぜるだめの材料献 構造面か
らの多くの研究が盛んに行われている。材料面からｌｉ
、、 ＧａＡｓのかわりにＩｎＰを基板として用Ｌｚ
ＩｎＰに格子整合したＩｎ１１．５ｓＧａ＠、４ｖ
ＡＳとＮ型のＩｎｌ１．５２Ａｌ１１．ｘ＊Ａｓよりな
るヘテロ構造力（、ＧａＡｓ／ＡｌＧａＡｓ系のＨＥＭ
Ｔよりも高い電子移動度、高い電子飽和速度および高い
２次元電子ガス濃度を示すため、ＡｌＧａＡｓ／ＧａＡ
ｓ系ＨＥＭＴにかわる高性能ＨＥＭＴを実現できるもの
として注目されている。しかしながら、基板として用い
るＩｎＰは現在のところＧａＡｓに比較して高価である
こと、基板の品質がＧａ、Ａｓに比べて劣ること、不要
な不純物がＩｎＰ基板上に形成された結晶層に取り込ま
れること、またＧａＡｓより割れ易いなどの不利な点を
有している。このことから、より結晶品質に優れたＧａ
Ａｓ基板を用いてＩｎＧａＡｓやＩｎＡｌＡｓを良好な
結晶品質で結晶成長できるような新しい技術か望まれて
いる。このような技術は受光・発光デバイスと高速電子
デバイスの集積回路を作製する上でも重要である。Ｉｎ
ＧａＡｓやＩｎＡｌＡｓ基板上に形成する場合に問題と
なるのｊｌ ＩｎＧａＡｓやＩｎＡｌＡｓとＧａＡｓ
との格子定数の差異であり、ＩｎＡｓ組成比が０．５３
の場合３．８χと非常に大きい。このた敦 通常の手段
でＩｎＧａＡｓをＧａＡｓ上に形成した場合にＬｔ、
ＩｎＧａＡｓ層中に多数のディスロケーションが生改
その結晶性は著しく低下する。本発明者ら４１ Ｉ
ｎＡｓ組成比ＸをＧａＡｓ基板側からＩｎＧａＡｓを含
む活性層側へ徐々に増加さぜたＩｎｘＧａ＋−ｘＡｓバ
ッファー層を用いることにより、活性層の結晶性を著し
く向上せしめることが可能であることを見出しμ この
ＩｎｘＧａ＋ｘＡｓバッファー層を通常の分子線エピタ
キシー法で結晶成長する場合、成長温度として４５０℃
以下の温度を採用することを、ＩｎｘＧａ＋−ｘＡｓバ
ッファー層の成長方向におけるＩｎＡｓ組成比Ｘを１．
５ｘ１０−’／ｎｍ以下とすることにより活性層の結晶
性は更に良好となることを見出し九 第２図にこのよう
な方法を用いて形成したＨ Ｅ Ｍ Ｔ構造の断面を示
す。第２図においてｌは半絶縁性ＧａＡｓ基板 ２は膜
厚が２００ｍｍ程度のノンドープＧａＡｓ層であり、
この上に１ｎＡｓ組成比が０から例えば０．５まで変化
するＩｎｘＧａ＋ｘＡｓバッファー層１３が形成される
。０．５というＩｎＡｓ組成はＩｎｘＧａ＋−ｘＡｓバ
ッファー層１３上に形成される活性層のうちのＩｎＧａ
Ａｓチャンネル層５におけるＩｎＡｓ組成比と等しくな
るように決められるもので、特にこの値に限定されるこ
とはな（も このＩｎｘＧａ＋ｘＡｓバッファー層１３
上にノンドープのＩｎＡｌＡｓバリア層４が形成される
。ＩｎＡｌＡｓバリア層４のＩｎＡｓ組成ＩｎｘＧａ＋
−ｘＡｓバッファー層１３の最表面側のＩｎＡｓ組成（
いまの場合０．５）で決定されるＩｎｓ、ｓＧａ＠、ｓ
ＡＳの格子定数とほぼ一致するように決められる。この
ＩｎＡｌＡｓバリア層４より表面側の各層５，６，７，
８゜９は格子整合する条件で形成される。５はノンドブ
ＩｎＧａＡｓチャンネル層で厚さが２０ｎｍ 〜１１０
０ｎのものが用いられる。 ６は厚さ３ｎｍ程度のノン
ドブＴ ｎ Ｇ ａ Ａ ｓ 恩７は厚さ２５ｎｍ程度
のＮ型ＩｎＡＩＡｓＪｉ８は厚さ］Ｏｎｍ程度のノンド
ープＩｎＡＩＡｓＪｉ ９は厚さ］Ｏｎｍ 〜５０ｎ
ｍ程度のＮ型Ｉ ｎＧａＡｓ層である。
成したヘテロ構造のヘテロ接合界面には高い移動度の２
次元電子ガスが形成される。この２次元電子ガスの濃度
をゲート電極により制御してトランジスタ動作をさせる
高電子移動度トランジスタ（ＨＥＭＴ）ｉ表 高速スイ
ッチング素子、マイクロ波・ミリ波素子として有望であ
り、その特性を一層向七さぜるだめの材料献 構造面か
らの多くの研究が盛んに行われている。材料面からｌｉ
、、 ＧａＡｓのかわりにＩｎＰを基板として用Ｌｚ
ＩｎＰに格子整合したＩｎ１１．５ｓＧａ＠、４ｖ
ＡＳとＮ型のＩｎｌ１．５２Ａｌ１１．ｘ＊Ａｓよりな
るヘテロ構造力（、ＧａＡｓ／ＡｌＧａＡｓ系のＨＥＭ
Ｔよりも高い電子移動度、高い電子飽和速度および高い
２次元電子ガス濃度を示すため、ＡｌＧａＡｓ／ＧａＡ
ｓ系ＨＥＭＴにかわる高性能ＨＥＭＴを実現できるもの
として注目されている。しかしながら、基板として用い
るＩｎＰは現在のところＧａＡｓに比較して高価である
こと、基板の品質がＧａ、Ａｓに比べて劣ること、不要
な不純物がＩｎＰ基板上に形成された結晶層に取り込ま
れること、またＧａＡｓより割れ易いなどの不利な点を
有している。このことから、より結晶品質に優れたＧａ
Ａｓ基板を用いてＩｎＧａＡｓやＩｎＡｌＡｓを良好な
結晶品質で結晶成長できるような新しい技術か望まれて
いる。このような技術は受光・発光デバイスと高速電子
デバイスの集積回路を作製する上でも重要である。Ｉｎ
ＧａＡｓやＩｎＡｌＡｓ基板上に形成する場合に問題と
なるのｊｌ ＩｎＧａＡｓやＩｎＡｌＡｓとＧａＡｓ
との格子定数の差異であり、ＩｎＡｓ組成比が０．５３
の場合３．８χと非常に大きい。このた敦 通常の手段
でＩｎＧａＡｓをＧａＡｓ上に形成した場合にＬｔ、
ＩｎＧａＡｓ層中に多数のディスロケーションが生改
その結晶性は著しく低下する。本発明者ら４１ Ｉ
ｎＡｓ組成比ＸをＧａＡｓ基板側からＩｎＧａＡｓを含
む活性層側へ徐々に増加さぜたＩｎｘＧａ＋−ｘＡｓバ
ッファー層を用いることにより、活性層の結晶性を著し
く向上せしめることが可能であることを見出しμ この
ＩｎｘＧａ＋ｘＡｓバッファー層を通常の分子線エピタ
キシー法で結晶成長する場合、成長温度として４５０℃
以下の温度を採用することを、ＩｎｘＧａ＋−ｘＡｓバ
ッファー層の成長方向におけるＩｎＡｓ組成比Ｘを１．
５ｘ１０−’／ｎｍ以下とすることにより活性層の結晶
性は更に良好となることを見出し九 第２図にこのよう
な方法を用いて形成したＨ Ｅ Ｍ Ｔ構造の断面を示
す。第２図においてｌは半絶縁性ＧａＡｓ基板 ２は膜
厚が２００ｍｍ程度のノンドープＧａＡｓ層であり、
この上に１ｎＡｓ組成比が０から例えば０．５まで変化
するＩｎｘＧａ＋ｘＡｓバッファー層１３が形成される
。０．５というＩｎＡｓ組成はＩｎｘＧａ＋−ｘＡｓバ
ッファー層１３上に形成される活性層のうちのＩｎＧａ
Ａｓチャンネル層５におけるＩｎＡｓ組成比と等しくな
るように決められるもので、特にこの値に限定されるこ
とはな（も このＩｎｘＧａ＋ｘＡｓバッファー層１３
上にノンドープのＩｎＡｌＡｓバリア層４が形成される
。ＩｎＡｌＡｓバリア層４のＩｎＡｓ組成ＩｎｘＧａ＋
−ｘＡｓバッファー層１３の最表面側のＩｎＡｓ組成（
いまの場合０．５）で決定されるＩｎｓ、ｓＧａ＠、ｓ
ＡＳの格子定数とほぼ一致するように決められる。この
ＩｎＡｌＡｓバリア層４より表面側の各層５，６，７，
８゜９は格子整合する条件で形成される。５はノンドブ
ＩｎＧａＡｓチャンネル層で厚さが２０ｎｍ 〜１１０
０ｎのものが用いられる。 ６は厚さ３ｎｍ程度のノン
ドブＴ ｎ Ｇ ａ Ａ ｓ 恩７は厚さ２５ｎｍ程度
のＮ型ＩｎＡＩＡｓＪｉ８は厚さ］Ｏｎｍ程度のノンド
ープＩｎＡＩＡｓＪｉ ９は厚さ］Ｏｎｍ 〜５０ｎ
ｍ程度のＮ型Ｉ ｎＧａＡｓ層である。
この構造においてノンドープＩｎＧａＡｓチャンネル層
５にＮ型１ｎＡ］４ｓ層７から電子が供給され 高移動
度の２次元電子ガスがＩｎＧａＡｓチャンネル層５に形
成される。実際に測定される２次元電子ガスの移動度（
よ ＩｎＧａＡｓチャンネル層５のＩ ｎＡｓ組成が０
゜５の場合、室温で９０００〜１００００ｃｍ２／ｖ−
ｓと良好な値を示づネ 発明が解決しようとする課題 従来例で示した構造における２次元電子ガスの移動度は
高く、活性層の結晶性は非常に良好である力丈 実際に
この構造を用いて電界効果型トランジスタ（ＦＥＴ）を
作製すると次のような問題が生じることが明らかとなっ
た すなわ−＆ ＦＥＴを作製する際に 素子形成の
ための島領域を選択的に残して、他の領域は第２図のノ
ンドープＩｎＡｌＡｓバリア層４の付近までエツチング
除去される力交それぞれの島領域間でリーク電流が流れ
素子分離が難しいこと、この基板に流れるリーク電流
のだ６ ＦＥＴのピンヂオフ特性が良くないというこ
とが明らかとなっ島 課題を解決するための手段 このような基板リーク電流の原因として考えられる事（
よ ＩｎｘＧａ＋ −ｘ Ａｓバッファー層１３のエネ
ルギバンドギャップがＧａＡｓに比べ小さく、ＩｎＡｓ
組成Ｘ組成きくなる程小さくなるという事である。実際
に 第２図の従来例においてＮ型ＩｎＡｌＡｓ層７およ
びＮ型１ ｎＧａＡｓ層９をＮ型とせ咀 ノンドープと
し 試料を作製すると、すべての層がノンドープである
にもかかわら哄 試料中には１ｘ１０” ７ｃｍ２の面
密度でキャリア（電子）が存在していることが判明し八
この残留キャリアの原因としては ノンドープ層でも
１０”／ｃｍ３程度のドーピングが実際には自然にされ
る事や、格子不整合を緩和するためのＩｎｘＧａ＋ −
ｘ Ａｓバッファー層１３内に多数発生する格子欠陥に
関連したキャリアの発生などが考えられる力（本発明者
らＬＬ、 ＩｎｘＧａ＋−ｘＡｓバッファー層１３の
エネルギーバンドギャップが本来小さいという車力（主
原因であると推定ＬＩｎｘＧａ＋ −ｘ Ａｓバッファ
ー層１３のかわりに より大きなエネルギーバンドギャ
ップを有する材料であるＩｎｘ（ＧａｙＡｌ＋−ｖ ）
＋−ｘＡｓ四元混晶を用いることを考案した 本発明（
友ＧａＡｓ基板上に結晶性の良いＩｎＧａＡｓ層を形成
する場合４； ＧａＡｓとＩ ｎＧａＡｓの格子不整
合を緩和するため４、、 Ｉｎ、Ｇａ、Ａｌの組成が
基板側から目的のＩｎＧａＡｓ層まで徐々に変化するＩ
ｎｘ（ＧａｙＡ１＋−ｙ）＋−Ｊｓ四元混晶のバッファ
ー層を用いるものである。
５にＮ型１ｎＡ］４ｓ層７から電子が供給され 高移動
度の２次元電子ガスがＩｎＧａＡｓチャンネル層５に形
成される。実際に測定される２次元電子ガスの移動度（
よ ＩｎＧａＡｓチャンネル層５のＩ ｎＡｓ組成が０
゜５の場合、室温で９０００〜１００００ｃｍ２／ｖ−
ｓと良好な値を示づネ 発明が解決しようとする課題 従来例で示した構造における２次元電子ガスの移動度は
高く、活性層の結晶性は非常に良好である力丈 実際に
この構造を用いて電界効果型トランジスタ（ＦＥＴ）を
作製すると次のような問題が生じることが明らかとなっ
た すなわ−＆ ＦＥＴを作製する際に 素子形成の
ための島領域を選択的に残して、他の領域は第２図のノ
ンドープＩｎＡｌＡｓバリア層４の付近までエツチング
除去される力交それぞれの島領域間でリーク電流が流れ
素子分離が難しいこと、この基板に流れるリーク電流
のだ６ ＦＥＴのピンヂオフ特性が良くないというこ
とが明らかとなっ島 課題を解決するための手段 このような基板リーク電流の原因として考えられる事（
よ ＩｎｘＧａ＋ −ｘ Ａｓバッファー層１３のエネ
ルギバンドギャップがＧａＡｓに比べ小さく、ＩｎＡｓ
組成Ｘ組成きくなる程小さくなるという事である。実際
に 第２図の従来例においてＮ型ＩｎＡｌＡｓ層７およ
びＮ型１ ｎＧａＡｓ層９をＮ型とせ咀 ノンドープと
し 試料を作製すると、すべての層がノンドープである
にもかかわら哄 試料中には１ｘ１０” ７ｃｍ２の面
密度でキャリア（電子）が存在していることが判明し八
この残留キャリアの原因としては ノンドープ層でも
１０”／ｃｍ３程度のドーピングが実際には自然にされ
る事や、格子不整合を緩和するためのＩｎｘＧａ＋ −
ｘ Ａｓバッファー層１３内に多数発生する格子欠陥に
関連したキャリアの発生などが考えられる力（本発明者
らＬＬ、 ＩｎｘＧａ＋−ｘＡｓバッファー層１３の
エネルギーバンドギャップが本来小さいという車力（主
原因であると推定ＬＩｎｘＧａ＋ −ｘ Ａｓバッファ
ー層１３のかわりに より大きなエネルギーバンドギャ
ップを有する材料であるＩｎｘ（ＧａｙＡｌ＋−ｖ ）
＋−ｘＡｓ四元混晶を用いることを考案した 本発明（
友ＧａＡｓ基板上に結晶性の良いＩｎＧａＡｓ層を形成
する場合４； ＧａＡｓとＩ ｎＧａＡｓの格子不整
合を緩和するため４、、 Ｉｎ、Ｇａ、Ａｌの組成が
基板側から目的のＩｎＧａＡｓ層まで徐々に変化するＩ
ｎｘ（ＧａｙＡ１＋−ｙ）＋−Ｊｓ四元混晶のバッファ
ー層を用いるものである。
作用
従来のＴｎｘＧａ＋−Ｘ Ａｓバッファー層に比べ エ
ネルギーバンドギ−１’ ツブの大きなＩｎｘ（Ｇａｙ
Ａｌ＋−ｙ）＋−×Ａｓ四元混晶のバッファー層を用い
ることにより、残留ギヤリア濃度を著しく低下させるこ
とが可能となり、基板リーク電流を抑制し素子分離が容
易となるばかりでなく、ＦＥＴのピンチオフ特性も改善
できる。本発明により、ＧａＡｓ基板上に形成したＩｎ
ＧａＡｓ活性層を用いて、特性の良好なＦＥＴおよび、
これを用いた集積回路を実現できる。
ネルギーバンドギ−１’ ツブの大きなＩｎｘ（Ｇａｙ
Ａｌ＋−ｙ）＋−×Ａｓ四元混晶のバッファー層を用い
ることにより、残留ギヤリア濃度を著しく低下させるこ
とが可能となり、基板リーク電流を抑制し素子分離が容
易となるばかりでなく、ＦＥＴのピンチオフ特性も改善
できる。本発明により、ＧａＡｓ基板上に形成したＩｎ
ＧａＡｓ活性層を用いて、特性の良好なＦＥＴおよび、
これを用いた集積回路を実現できる。
実施例
本発明の実施例を第１図に従って詳細に述べる。
第１図（よ 本発明のヘテロ構造の断面図であり、１は
半絶縁性ＧａＡｓ基板、 ２はノンドープＧａＡｓ層で
省いても良いものである。３（友 本発明の中心となる
ノンドープＩｎｘ（ＧａｙＡｌ＋−ｖ）＋−ｘＡｓバッ
ファー恩４は層厚が２００ｎｍ程度のノンドープＩｎＧ
ａＡｓバリア凰５は層厚が２００ｎｍ −１１００ｎ程
度のノンドープＩｎＡＩＡＳヂャンネル層（あるいは活
性層）、 ６（友 ノンドブＩｎＡ１．Ａｓスペーサ層
で層厚は０〜１０ｎｍ程度のもの、 ７はＳ１不純物を
１ｘ１０” 〜１ｘ１０”／Ｃｍ’程度ドブした厚さが
１０〜３０ｎｍ程度のＮ型ＩｎＡｌＡｓ［８はショット
キー電極を得るための１０〜３０ｎｍ程度の厚さのノン
ドープＩｎＡｌＡｓ１ｉ ９はＳｉ不純物を１ｘ１０
”−Ｉｘ１０１９／ｃｍ’程度ドープしたＮ型ＩｎＧａ
Ａｓ層である。
半絶縁性ＧａＡｓ基板、 ２はノンドープＧａＡｓ層で
省いても良いものである。３（友 本発明の中心となる
ノンドープＩｎｘ（ＧａｙＡｌ＋−ｖ）＋−ｘＡｓバッ
ファー恩４は層厚が２００ｎｍ程度のノンドープＩｎＧ
ａＡｓバリア凰５は層厚が２００ｎｍ −１１００ｎ程
度のノンドープＩｎＡＩＡＳヂャンネル層（あるいは活
性層）、 ６（友 ノンドブＩｎＡ１．Ａｓスペーサ層
で層厚は０〜１０ｎｍ程度のもの、 ７はＳ１不純物を
１ｘ１０” 〜１ｘ１０”／Ｃｍ’程度ドブした厚さが
１０〜３０ｎｍ程度のＮ型ＩｎＡｌＡｓ［８はショット
キー電極を得るための１０〜３０ｎｍ程度の厚さのノン
ドープＩｎＡｌＡｓ１ｉ ９はＳｉ不純物を１ｘ１０
”−Ｉｘ１０１９／ｃｍ’程度ドープしたＮ型ＩｎＧａ
Ａｓ層である。
この構造において、Ｎ型ＩｎＡｌＡｓ層７より電子がノ
ンドープのＩｎＧａＡｓチャンネル層５に供給され 移
動度の大きい２次元電子ガス力交 ノンドープＩｎＧａ
Ａｓチャンネル層５内に形成される。第１図のヘテロ構
造を分子線エピタキシー（ＭＢＥ）法で作製する場合、
結晶成長時の基板温度は重要であり、Ｉｎｘ（ＧａｙＡ
ｌ＋−ｙ）＋−ｘＡｓバッファー層３を形成する時は従
来例と同様に４５０℃以下、ノンドープＩｎＡｌＡｓバ
リア層４より上の５．６，７，８．９の各層を形成すル
時は５００℃程度が良いことがわかっ九 特にバッファ
ー層３の成長温度は重要であり、４５０℃以上の温度で
は表面モホロジー及び電子移動度の低下が著しいことが
実験により明らかとなっ通Ｉｎｘ（ＧａｙＡｌ＋−ｖ）
＋−ｘＡｓバッファー層３のＩｎＡｓ組成Ｘｔ＊ＧａＡ
ｓ基板１側で０とし ノンドープＩｎＡｌＡｓバリア層
４側でＩｎＡ ＩＡｓ層４とほぼ格子整合する値Ｚとし
０からＺまでほぼ直線的に変化させた Ｘの変化率も目
的のノンドープのＩ ｎＧａＡｓチャンネル層５の結晶
性に大きな影響を及ぼす力（バッファー層厚＋００ｎｍ
当り０．１５の変化取 すなわち１．５ｘ１０−２／ｎ
ｍ、以下とする必要がある。通ｔ Ｚ＝０．５の時に
８００ｎｍのバッファー層厚を用いた つまり〜６ｘ１
０−’／ｎｍの変化率とした 一方、Ｙの値については
ＧａＡｌＡｓとＧａＡｓの格子不整合が無視できる程に
小さいのでＯ〜１までの任意の値を設定することができ
る。Ｙの値をＩｎｘ（ＧａｙＡｌ＋−ｖ）＋−ｘＡｓバ
’／７７−層内で固定しても良いし 変化させても良く
、特にＹの値に関しては制限はな（ｔ 本実施例で＋ｉ
Ｙの値をＧａＡｓ基板側で１とし ノンドープＩｎ
ＡｌＡｓバリア層４側で０となるよう置 １から０まで
Ｉｎｘ（ＧａｙＡｌ＋−ｖ ）Ｉ−ｘＡｓＡｓバッファ
ー層３内ぼ直線的に変化させ島 本発明によれ（Ｌ ノ
ンドープのＩｎＧａＡｓチャンネル層５のＩｎＡｓ組成
Ｚｌ戴 ０から１まで任意に変化させ得る力丈 実際に
は０．２≦２≦０．７程度の範囲が応用上重要となる。
ンドープのＩｎＧａＡｓチャンネル層５に供給され 移
動度の大きい２次元電子ガス力交 ノンドープＩｎＧａ
Ａｓチャンネル層５内に形成される。第１図のヘテロ構
造を分子線エピタキシー（ＭＢＥ）法で作製する場合、
結晶成長時の基板温度は重要であり、Ｉｎｘ（ＧａｙＡ
ｌ＋−ｙ）＋−ｘＡｓバッファー層３を形成する時は従
来例と同様に４５０℃以下、ノンドープＩｎＡｌＡｓバ
リア層４より上の５．６，７，８．９の各層を形成すル
時は５００℃程度が良いことがわかっ九 特にバッファ
ー層３の成長温度は重要であり、４５０℃以上の温度で
は表面モホロジー及び電子移動度の低下が著しいことが
実験により明らかとなっ通Ｉｎｘ（ＧａｙＡｌ＋−ｖ）
＋−ｘＡｓバッファー層３のＩｎＡｓ組成Ｘｔ＊ＧａＡ
ｓ基板１側で０とし ノンドープＩｎＡｌＡｓバリア層
４側でＩｎＡ ＩＡｓ層４とほぼ格子整合する値Ｚとし
０からＺまでほぼ直線的に変化させた Ｘの変化率も目
的のノンドープのＩ ｎＧａＡｓチャンネル層５の結晶
性に大きな影響を及ぼす力（バッファー層厚＋００ｎｍ
当り０．１５の変化取 すなわち１．５ｘ１０−２／ｎ
ｍ、以下とする必要がある。通ｔ Ｚ＝０．５の時に
８００ｎｍのバッファー層厚を用いた つまり〜６ｘ１
０−’／ｎｍの変化率とした 一方、Ｙの値については
ＧａＡｌＡｓとＧａＡｓの格子不整合が無視できる程に
小さいのでＯ〜１までの任意の値を設定することができ
る。Ｙの値をＩｎｘ（ＧａｙＡｌ＋−ｖ）＋−ｘＡｓバ
’／７７−層内で固定しても良いし 変化させても良く
、特にＹの値に関しては制限はな（ｔ 本実施例で＋ｉ
Ｙの値をＧａＡｓ基板側で１とし ノンドープＩｎ
ＡｌＡｓバリア層４側で０となるよう置 １から０まで
Ｉｎｘ（ＧａｙＡｌ＋−ｖ ）Ｉ−ｘＡｓＡｓバッファ
ー層３内ぼ直線的に変化させ島 本発明によれ（Ｌ ノ
ンドープのＩｎＧａＡｓチャンネル層５のＩｎＡｓ組成
Ｚｌ戴 ０から１まで任意に変化させ得る力丈 実際に
は０．２≦２≦０．７程度の範囲が応用上重要となる。
本発明のＩｎｘ（ＧａｙＡｌ、＋−ｖ）＋−・Ａｓバッ
ファー層３の効果を示す実験ブタとしてＺ＝０．５３の
場合を一例として示す。本発明の目的である基板リーク
電流の抑制あるいは残留キャリア濃度の低減を示すため
に 第１図およＱ− １〇− び第２図におけるＮ型ＩｎＡｌＡｓ層７及びＮ型ＩｎＧ
ａＡｓ層９のＳｉ不純物ドープ量をＯ７０ｍ２とじヘテ
ロ構造の各層がすべてノンドープである構造を作製し残
留キャリア濃度を調べた その結果を次表に示机 （以下余白） １ 次表から明らかな様に 残留キャリア濃度（よ従来のＴ
ｎｘＧａ＋−ｘＡｓバッファー層を用いた時に比べ本発
明のＩｎｘ（ＧａｙＡｌ＋−ｖ ）＋−ｘＡｓバッファ
ー層を用いた場合（よ 約１７１０に低下していること
がわかる。
ファー層３の効果を示す実験ブタとしてＺ＝０．５３の
場合を一例として示す。本発明の目的である基板リーク
電流の抑制あるいは残留キャリア濃度の低減を示すため
に 第１図およＱ− １〇− び第２図におけるＮ型ＩｎＡｌＡｓ層７及びＮ型ＩｎＧ
ａＡｓ層９のＳｉ不純物ドープ量をＯ７０ｍ２とじヘテ
ロ構造の各層がすべてノンドープである構造を作製し残
留キャリア濃度を調べた その結果を次表に示机 （以下余白） １ 次表から明らかな様に 残留キャリア濃度（よ従来のＴ
ｎｘＧａ＋−ｘＡｓバッファー層を用いた時に比べ本発
明のＩｎｘ（ＧａｙＡｌ＋−ｖ ）＋−ｘＡｓバッファ
ー層を用いた場合（よ 約１７１０に低下していること
がわかる。
測定された移動度の値は従来の場合の方が高くなってい
る力丈 これは本発明の結晶性が従来に比べ劣っている
ためではなく、残留キャリアの存在する場所と濃度に移
動度の値が依存するためである。
る力丈 これは本発明の結晶性が従来に比べ劣っている
ためではなく、残留キャリアの存在する場所と濃度に移
動度の値が依存するためである。
実際に 第１図の構造において、Ｎ型ＩｎＡｌＡｓ層７
とＮ型ＩｎＧａＡｓ層９にＳｉを２ｘ１０” ７ｃｍ”
ドープして２次元電子ガスをノンドープのＩｎＧａＡｓ
チャンネル層５内に形成すると、キャリア濃度として、
〜２ｘ１０１２／Ｃｍ２、移動度として室温において１
００００ｃｍ” ／ｖ−ｓの良好な値が得られ九 また
本発明のヘテロ構造を用いてＦＥＴ（ＨＥＭＴ）を作製
した時、メサエッチングにより形成した素子形成のため
の島領域間でのリーク電流（戴 従来構造の場合に比べ
１／２０〜Ｉ／１００程度に減少することも確認できた
発明の効果 以上述べた様に 本発明のＧａＡｓ基板側よりＩｎＡｓ
組成が徐々に増加するＩｎｘ（ＧａｙＡ１＋−替）＋−
ｘＡｓバッファー層を用いることによりＧａＡｓ基板上
に結晶性の良好なＩｎＧａＡｓ層を活性層とするヘテロ
構造を形成できるばかりでなく、残留キャリア濃度の低
減と基板リーク電流の抑制が著しく図られＧａＡｓ上に
形成したＩｎＧａＡｓ層 ＩｎＡ ］、Ａｓ系の電気デ
バイスの特性向上とそれらの集積比が可能となるなどの
効果がある。
とＮ型ＩｎＧａＡｓ層９にＳｉを２ｘ１０” ７ｃｍ”
ドープして２次元電子ガスをノンドープのＩｎＧａＡｓ
チャンネル層５内に形成すると、キャリア濃度として、
〜２ｘ１０１２／Ｃｍ２、移動度として室温において１
００００ｃｍ” ／ｖ−ｓの良好な値が得られ九 また
本発明のヘテロ構造を用いてＦＥＴ（ＨＥＭＴ）を作製
した時、メサエッチングにより形成した素子形成のため
の島領域間でのリーク電流（戴 従来構造の場合に比べ
１／２０〜Ｉ／１００程度に減少することも確認できた
発明の効果 以上述べた様に 本発明のＧａＡｓ基板側よりＩｎＡｓ
組成が徐々に増加するＩｎｘ（ＧａｙＡ１＋−替）＋−
ｘＡｓバッファー層を用いることによりＧａＡｓ基板上
に結晶性の良好なＩｎＧａＡｓ層を活性層とするヘテロ
構造を形成できるばかりでなく、残留キャリア濃度の低
減と基板リーク電流の抑制が著しく図られＧａＡｓ上に
形成したＩｎＧａＡｓ層 ＩｎＡ ］、Ａｓ系の電気デ
バイスの特性向上とそれらの集積比が可能となるなどの
効果がある。
また 本発明の実施例では主にＨＥＭＴについて述べた
力（本発明の適用範囲はこれに限られるものではなく、
ＭＥＳＦＥＴやＨＢＴなどの電気デバイス、受光素子な
どの光デバイスへの対応も可能であることは言うまでも
な賎
力（本発明の適用範囲はこれに限られるものではなく、
ＭＥＳＦＥＴやＨＢＴなどの電気デバイス、受光素子な
どの光デバイスへの対応も可能であることは言うまでも
な賎
第１図は本発明の詳細な説明するためのヘテロ構造断面
瞠 第２図は従来例を説明するためのヘテロ構造断面図
である。 ■・・・・半絶縁性ＧａＡｓ基板、 ２・・・・ノンド
ープＧａＡｓ胤３・・・・Ｉｎｘ（ＧａｙＡｌ＋−ｖ）
＋−ｘＡｓバッファー恩４・・・・ノンドープＩｎＡｌ
Ａｓバリアｉ ５・・−ノンドブのＩｎＧａΔＳヂャ
ンネル層、 ６・・・・ノンドープＩｎ３− ４
瞠 第２図は従来例を説明するためのヘテロ構造断面図
である。 ■・・・・半絶縁性ＧａＡｓ基板、 ２・・・・ノンド
ープＧａＡｓ胤３・・・・Ｉｎｘ（ＧａｙＡｌ＋−ｖ）
＋−ｘＡｓバッファー恩４・・・・ノンドープＩｎＡｌ
Ａｓバリアｉ ５・・−ノンドブのＩｎＧａΔＳヂャ
ンネル層、 ６・・・・ノンドープＩｎ３− ４
Claims (2)
- （１）ＧａＡｓ基板上にＩｎｘ（ＡｌｙＧａ＿１＿−ｙ
）＿１＿−＿ｘＡｓバッファー層を介してＩｎ＿ｚＧａ
＿１＿−＿２Ａｓを含む活性層が形成されてなる半導体
ヘテロ構造において、前記Ｉｎｘ（ＡｌｙＧａ＿１＿−
＿ｙ）＿１＿−＿ｘＡＳバッファー層のＩｎＡｓ組成比
ＸがＧａＡｓ基板側から前記活性層の間でＯからＺまで
厚さ方向に対してほぼ直線的に変化し、かつＸの変化率
が１．５×１０＾−＾３／ｎｍ以下であることを特徴と
するヘテロ構造半導体装置。 - （２）ＧａＡｓ基板上にＩｎＡｓ組成比ＸをＯからＺま
で厚みと共にほぼ直線的にかつ１．５ｘ１０＾−＾３／
ｎｍ以下の変化率で変化せしめたＩｎｘ（ＡｌｙＧａ＿
１＿−＿ｙ）＿１＿−＿ｘＡｓバッファー層を形成する
工程と、このＩｎｘ（Ａ１ｙＧａ＿１＿−＿ｙ）１−ｘ
Ａｓバッファー層上にＩｎｚＧａ＿１＿−＿ｚＡｓを含
む活性層を形成する工程とを少なくとも含み、かつ、前
記Ｉｎｘ（ＡｌｙＧａ＿１＿−＿ｙ）＿１＿−＿ｘＡｓ
バッファー層と前記活性層が分子線エピタキシー法によ
り、４５０℃以下の成長温度で形成されることを特徴と
するヘテロ構造半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263208A JPH0695534B2 (ja) | 1989-10-09 | 1989-10-09 | ヘテロ構造半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263208A JPH0695534B2 (ja) | 1989-10-09 | 1989-10-09 | ヘテロ構造半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03125436A true JPH03125436A (ja) | 1991-05-28 |
| JPH0695534B2 JPH0695534B2 (ja) | 1994-11-24 |
Family
ID=17386285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263208A Expired - Fee Related JPH0695534B2 (ja) | 1989-10-09 | 1989-10-09 | ヘテロ構造半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695534B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100233830B1 (ko) * | 1996-08-28 | 1999-12-01 | 정선종 | 이-메스페트와 디-메스페트 제조용 기판 구조 및 제조방법과 이를 이용한 이-메스페트와 디-메스페트 구조 및 제조방법 |
| JP2003534664A (ja) * | 2000-05-24 | 2003-11-18 | レイセオン・カンパニー | 半導体構造体 |
-
1989
- 1989-10-09 JP JP1263208A patent/JPH0695534B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100233830B1 (ko) * | 1996-08-28 | 1999-12-01 | 정선종 | 이-메스페트와 디-메스페트 제조용 기판 구조 및 제조방법과 이를 이용한 이-메스페트와 디-메스페트 구조 및 제조방법 |
| JP2003534664A (ja) * | 2000-05-24 | 2003-11-18 | レイセオン・カンパニー | 半導体構造体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695534B2 (ja) | 1994-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |