JPH11261054A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH11261054A JPH11261054A JP10061142A JP6114298A JPH11261054A JP H11261054 A JPH11261054 A JP H11261054A JP 10061142 A JP10061142 A JP 10061142A JP 6114298 A JP6114298 A JP 6114298A JP H11261054 A JPH11261054 A JP H11261054A
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- semiconductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/015—Manufacture or treatment of FETs having heterojunction interface channels or heterojunction gate electrodes, e.g. HEMT
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【課題】ＩｎＡｓ動作層からの電子の滲み出し、結晶性
及び電子輸送特性の劣化の欠陥を抑えた、高周波特性の
優れたＦＥＴを提供する。 【解決手段】基板１０１上にＩｎＡｌＡｓバッファ層１
０２、ＩｎＧａＡｓキャリア層１０３、ＩｎＡｓキャリ
ア走行層１０４、ＡｌＡｓスペーサー層１０５、ＩｎＡ
ｌＡｓスペーサー層１０６、ｎ−ＩｎＡｌＡｓキャリア
供給層１０７、ＩｎＡｌＡｓショットキー層１０８、ｎ
−ＩｎＧａＡｓキャップ層１０９を順次積層形成し、キ
ャップ層１０９上にソース電極１１１及びドレイン電極
１１２を形成すると共に、キャップ層１０９の一部をエ
ッチ開口して、ショットキー層１０８上にゲート電極１
１０を形成する。
及び電子輸送特性の劣化の欠陥を抑えた、高周波特性の
優れたＦＥＴを提供する。 【解決手段】基板１０１上にＩｎＡｌＡｓバッファ層１
０２、ＩｎＧａＡｓキャリア層１０３、ＩｎＡｓキャリ
ア走行層１０４、ＡｌＡｓスペーサー層１０５、ＩｎＡ
ｌＡｓスペーサー層１０６、ｎ−ＩｎＡｌＡｓキャリア
供給層１０７、ＩｎＡｌＡｓショットキー層１０８、ｎ
−ＩｎＧａＡｓキャップ層１０９を順次積層形成し、キ
ャップ層１０９上にソース電極１１１及びドレイン電極
１１２を形成すると共に、キャップ層１０９の一部をエ
ッチ開口して、ショットキー層１０８上にゲート電極１
１０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ、特に高い遮断周波数を有する電界効果トランジスタ
に関する。
タ、特に高い遮断周波数を有する電界効果トランジスタ
に関する。
【０００２】
【従来の技術】従来より、基板上のＩｎＡｌＡｓ／Ｉｎ
ＧａＡｓ系電界効果トランジスターの高周波特性を向上
する方法の一つとして、動作層（キャリア走行層）であ
るＩｎＧａＡｓ層のＩｎＡｓ組成比を高くする方法が用
いられてきた。動作層の実効的ＩｎＡｓ組成比を高くす
る方法として例えば、アカサキ等（Tatsushi Akasaki e
t al. IEEE ELECTRON DEVICE LETTERS, VOL.１3 NO.6,
pp 325, JUNE １992）が著わしているようにＩｎ0.53Ｇ
ａ0.47Ａｓ動作層にＩｎＡｓ層を挿入しＩｎ0.53Ｇａ
0.47Ａｓ／ＩｎＡｓ／Ｉｎ0.53Ｇａ0.47Ａｓ構造を動作
層に用いたものがある。アカサキ等の電界効果トランジ
スタ構造は基板上にＩｎＡｌＡｓバッファ層、ＩｎＡｓ
層を挿入したＩｎＧａＡｓ動作層、ＩｎＡｌＡｓスペー
サー層、Ｓｉを添加したｎ−ＩｎＡｌＡｓキャリア供給
層、ＩｎＡｌＡｓゲートショットキー層、Ｓｉを添加し
たｎ−ＩｎＡｌＡｓキャップ層、Ｓｉを添加したｎ−Ｉ
ｎ−ＧａＡｓキャップ層を形成し、リセスエッチングに
よりＳｉを添加したｎ−ＩｎＡｌＡｓキャップ層、Ｓｉ
を添加したｎ−ＩｎＧａＡｓキャップ層及びＩｎＡｌＡ
ｓゲートショットキー層の一部を取り除いた後、ソー
ス、ドレイン各電極をｎ−ＩｎＧａＡｓキャップ層上
に、ゲート電極をＩｎＡｌＡｓゲートショットキー層に
各々配置することで形成される。アカサキ等の構造によ
り、ＩｎＡｓ層をＩｎＧａＡｓ動作層に挿入しない構造
と比較して電子輸送特性の向上が図られた。
ＧａＡｓ系電界効果トランジスターの高周波特性を向上
する方法の一つとして、動作層（キャリア走行層）であ
るＩｎＧａＡｓ層のＩｎＡｓ組成比を高くする方法が用
いられてきた。動作層の実効的ＩｎＡｓ組成比を高くす
る方法として例えば、アカサキ等（Tatsushi Akasaki e
t al. IEEE ELECTRON DEVICE LETTERS, VOL.１3 NO.6,
pp 325, JUNE １992）が著わしているようにＩｎ0.53Ｇ
ａ0.47Ａｓ動作層にＩｎＡｓ層を挿入しＩｎ0.53Ｇａ
0.47Ａｓ／ＩｎＡｓ／Ｉｎ0.53Ｇａ0.47Ａｓ構造を動作
層に用いたものがある。アカサキ等の電界効果トランジ
スタ構造は基板上にＩｎＡｌＡｓバッファ層、ＩｎＡｓ
層を挿入したＩｎＧａＡｓ動作層、ＩｎＡｌＡｓスペー
サー層、Ｓｉを添加したｎ−ＩｎＡｌＡｓキャリア供給
層、ＩｎＡｌＡｓゲートショットキー層、Ｓｉを添加し
たｎ−ＩｎＡｌＡｓキャップ層、Ｓｉを添加したｎ−Ｉ
ｎ−ＧａＡｓキャップ層を形成し、リセスエッチングに
よりＳｉを添加したｎ−ＩｎＡｌＡｓキャップ層、Ｓｉ
を添加したｎ−ＩｎＧａＡｓキャップ層及びＩｎＡｌＡ
ｓゲートショットキー層の一部を取り除いた後、ソー
ス、ドレイン各電極をｎ−ＩｎＧａＡｓキャップ層上
に、ゲート電極をＩｎＡｌＡｓゲートショットキー層に
各々配置することで形成される。アカサキ等の構造によ
り、ＩｎＡｓ層をＩｎＧａＡｓ動作層に挿入しない構造
と比較して電子輸送特性の向上が図られた。
【０００３】
【発明が解決しようとする課題】しかしながら、アカサ
キ等の報告ではＩｎＡｓ層厚が４ｎｍを越えると移動度
が低下している。ＩｎＡｓ層は基板に対し約３．２％の
歪を持っているため結晶性良く形成することのできる膜
厚、すなわち臨界膜厚は４ｎｍ程度と考えられている。
臨界膜厚に関しては、例えばJ. W. Matthews等 (J. W.
Matthewset al.,Jourｎ−al of Crystal GrowthVOL.27,
pp.１１8, １97４)の理論による見積りでもＩｎＡｓ層
の基板及び基板と格子整合するＩｎＧａＡｓ層、ＩｎＡ
ｌＡｓ層に対する臨界膜厚は約４ｎｍとの結果となる。
すなわちＩｎＡｓ層厚が４ｎｍを越えて厚くなると形成
時に結晶性が劣化し電子輸送特性も劣化する。そのた
め、従来技術では、ＩｎＡｓ層として４ｎｍ程度の厚さ
までしか電界効果トランジスタの動作層として用いるこ
とができなかった。またＩｎＡｓ層厚が４ｎｍかそれ以
下では周りのＩｎＡｓ層より電子輸送特性の劣るＩｎ
0.53Ｇａ0.47Ａｓ層に電子が滲みだし、ＩｎＡｓ層とＩ
ｎＧａＡｓ層の両層を電子が走行するためＩｎＡｓ層の
優れた電子輸送特性が活かされず電界効果トランジスタ
の特性向上も不十分であった。
キ等の報告ではＩｎＡｓ層厚が４ｎｍを越えると移動度
が低下している。ＩｎＡｓ層は基板に対し約３．２％の
歪を持っているため結晶性良く形成することのできる膜
厚、すなわち臨界膜厚は４ｎｍ程度と考えられている。
臨界膜厚に関しては、例えばJ. W. Matthews等 (J. W.
Matthewset al.,Jourｎ−al of Crystal GrowthVOL.27,
pp.１１8, １97４)の理論による見積りでもＩｎＡｓ層
の基板及び基板と格子整合するＩｎＧａＡｓ層、ＩｎＡ
ｌＡｓ層に対する臨界膜厚は約４ｎｍとの結果となる。
すなわちＩｎＡｓ層厚が４ｎｍを越えて厚くなると形成
時に結晶性が劣化し電子輸送特性も劣化する。そのた
め、従来技術では、ＩｎＡｓ層として４ｎｍ程度の厚さ
までしか電界効果トランジスタの動作層として用いるこ
とができなかった。またＩｎＡｓ層厚が４ｎｍかそれ以
下では周りのＩｎＡｓ層より電子輸送特性の劣るＩｎ
0.53Ｇａ0.47Ａｓ層に電子が滲みだし、ＩｎＡｓ層とＩ
ｎＧａＡｓ層の両層を電子が走行するためＩｎＡｓ層の
優れた電子輸送特性が活かされず電界効果トランジスタ
の特性向上も不十分であった。
【０００４】本発明の目的は、このような従来の欠点を
なくし、従来考えられていた臨界膜厚を越えた厚さのＩ
ｎＡｓ層を動作層として用いることで、ＩｎＡｓ動作層
からのキャリア（電子またはホール）の滲み出しを抑制
しＩｎＡｓ動作層へのキャリアの閉じこめ効果を高め、
かつ結晶性の劣化及び結晶性の劣化に伴うキャリア輸送
特性の劣化をなくしＩｎＡｓ層の優れたキャリア輸送特
性を実現することのできる電界効果トランジスタを提供
することにある。
なくし、従来考えられていた臨界膜厚を越えた厚さのＩ
ｎＡｓ層を動作層として用いることで、ＩｎＡｓ動作層
からのキャリア（電子またはホール）の滲み出しを抑制
しＩｎＡｓ動作層へのキャリアの閉じこめ効果を高め、
かつ結晶性の劣化及び結晶性の劣化に伴うキャリア輸送
特性の劣化をなくしＩｎＡｓ層の優れたキャリア輸送特
性を実現することのできる電界効果トランジスタを提供
することにある。
【０００５】
【課題を解決するための手段】前記課題を解決するため
に、本発明は、高抵抗基板上のヘテロ接合電界効果トラ
ンジスタであり、キャリア走行層にＩｎＡｓ層を含む構
造において、ＩｎＡｓ層厚が４ｎｍより厚くかつ該Ｉｎ
Ａｓ層上にＡｌＡｓまたはＧａＡｓまたは前記２種の半
導体の混合物からなる層が接して配置されることを特徴
とする電界効果トランジスタである。
に、本発明は、高抵抗基板上のヘテロ接合電界効果トラ
ンジスタであり、キャリア走行層にＩｎＡｓ層を含む構
造において、ＩｎＡｓ層厚が４ｎｍより厚くかつ該Ｉｎ
Ａｓ層上にＡｌＡｓまたはＧａＡｓまたは前記２種の半
導体の混合物からなる層が接して配置されることを特徴
とする電界効果トランジスタである。
【０００６】ＩｎＡｓ層は厚さが４ｎｍより薄いとヘテ
ロ界面近くに（キャリア供給層近くに）キャリアの分布
がよるため、クーロン散乱の影響により、移動度が低下
する。従って、４ｎｍ以上の層厚が必要であり、また４
ｎｍ以上であればＩｎＡｓ層からのキャリアのしみだし
を抑制でき十分閉じこめられるので高い移動度が得られ
る。またＩｎＡｓ層上にＡｌＡｓまたはＧａＡｓまたは
前記２種の半導体の混合物からなる層が接して配置され
ているので、平坦なヘテロ界面が形成できＩｎＡｓの優
れたキャリア輸送特性を活かすことができる。
ロ界面近くに（キャリア供給層近くに）キャリアの分布
がよるため、クーロン散乱の影響により、移動度が低下
する。従って、４ｎｍ以上の層厚が必要であり、また４
ｎｍ以上であればＩｎＡｓ層からのキャリアのしみだし
を抑制でき十分閉じこめられるので高い移動度が得られ
る。またＩｎＡｓ層上にＡｌＡｓまたはＧａＡｓまたは
前記２種の半導体の混合物からなる層が接して配置され
ているので、平坦なヘテロ界面が形成できＩｎＡｓの優
れたキャリア輸送特性を活かすことができる。
【０００７】または高抵抗基板上のヘテロ接合電界効果
トランジスタであり、キャリア走行層にＩｎＡｓ層を含
む構造において、ＩｎＡｓ層厚が４ｎｍより厚く１０ｎ
ｍ以下であり、かつ該ＩｎＡｓ層上にＡｌＡｓまたはＧ
ａＡｓまたは前記２種の半導体の混合物からなる層が接
して配置されることを特徴とする電界効果トランジスタ
である。
トランジスタであり、キャリア走行層にＩｎＡｓ層を含
む構造において、ＩｎＡｓ層厚が４ｎｍより厚く１０ｎ
ｍ以下であり、かつ該ＩｎＡｓ層上にＡｌＡｓまたはＧ
ａＡｓまたは前記２種の半導体の混合物からなる層が接
して配置されることを特徴とする電界効果トランジスタ
である。
【０００８】または高抵抗基板上のヘテロ接合電界効果
トランジスタであり、キャリア走行層にＩｎＡｓ層を含
む構造において、ＩｎＡｓ層厚が４ｎｍより厚くかつ該
ＩｎＡｓ層上にＡｌＡｓまたはＧａＡｓまたは前記２種
の半導体の混合物からなる層が接して配置されることを
特徴とする電界効果トランジスタである。または、Ａｌ
ＡｓまたはＧａＡｓまたは前記２種の半導体の混合物か
らなる層厚が臨界膜厚（４ｎｍ）以下（１ｎｍから４ｎ
ｍが適当である）であることを特徴とする電界効果トラ
ンジスタである。
トランジスタであり、キャリア走行層にＩｎＡｓ層を含
む構造において、ＩｎＡｓ層厚が４ｎｍより厚くかつ該
ＩｎＡｓ層上にＡｌＡｓまたはＧａＡｓまたは前記２種
の半導体の混合物からなる層が接して配置されることを
特徴とする電界効果トランジスタである。または、Ａｌ
ＡｓまたはＧａＡｓまたは前記２種の半導体の混合物か
らなる層厚が臨界膜厚（４ｎｍ）以下（１ｎｍから４ｎ
ｍが適当である）であることを特徴とする電界効果トラ
ンジスタである。
【０００９】（作用）本発明の作用について説明する。
ＩｎＡｓ層は表面自由エネルギーが低いため基板上にあ
る膜厚を越えて形成すると低速成長時、成長中断時など
に３次元化が起り凹凸が形成される。また、ヘテロ界面
形成時、例えば基板と格子整合するＩｎＧａＡｓ層をＩ
ｎＡｓ層上に形成した場合も、ＩｎＧａＡｓの表面自由
エネルギーと比較してＩｎＡｓの表面自由エネルギーが
低く、かつＩｎＧａＡｓの結合が弱くＩｎ原子またはＧ
ａ原子が表面を容易に移動できるため、ＩｎＡｓ層上に
ＩｎＧａＡｓ層あるいはＩｎＡｌＡｓ層を形成すると短
時間でＩｎＧａＡｓ層が３次元化し下層のＩｎＡｓ層が
現れる。ヘテロ界面に凹凸が形成されることにより、応
力集中等により転位が発生して結晶性が劣化する。さら
にヘテロ界面の凹凸自体がキャリアの走行を妨げるた
め、電界効果トランジスタの電子輸送特性が劣化する。
凹凸が形成される速さは、歪エネルギーの増加、すなわ
ちＩｎＡｓ層厚の厚膜化により速くなる。ＩｎＡｓ層厚
が４ｎｍを越えると、成長時にも凹凸形成が起り始める
が、ＩｎＡｓ層の成長速度を凹凸形成よりも速くするこ
とで平坦に成長することが可能となる。ただし、そのＩ
ｎＡｓ層は非常に不安定であるため成長終了と同時に凹
凸が形成されてしまうという問題がある。
ＩｎＡｓ層は表面自由エネルギーが低いため基板上にあ
る膜厚を越えて形成すると低速成長時、成長中断時など
に３次元化が起り凹凸が形成される。また、ヘテロ界面
形成時、例えば基板と格子整合するＩｎＧａＡｓ層をＩ
ｎＡｓ層上に形成した場合も、ＩｎＧａＡｓの表面自由
エネルギーと比較してＩｎＡｓの表面自由エネルギーが
低く、かつＩｎＧａＡｓの結合が弱くＩｎ原子またはＧ
ａ原子が表面を容易に移動できるため、ＩｎＡｓ層上に
ＩｎＧａＡｓ層あるいはＩｎＡｌＡｓ層を形成すると短
時間でＩｎＧａＡｓ層が３次元化し下層のＩｎＡｓ層が
現れる。ヘテロ界面に凹凸が形成されることにより、応
力集中等により転位が発生して結晶性が劣化する。さら
にヘテロ界面の凹凸自体がキャリアの走行を妨げるた
め、電界効果トランジスタの電子輸送特性が劣化する。
凹凸が形成される速さは、歪エネルギーの増加、すなわ
ちＩｎＡｓ層厚の厚膜化により速くなる。ＩｎＡｓ層厚
が４ｎｍを越えると、成長時にも凹凸形成が起り始める
が、ＩｎＡｓ層の成長速度を凹凸形成よりも速くするこ
とで平坦に成長することが可能となる。ただし、そのＩ
ｎＡｓ層は非常に不安定であるため成長終了と同時に凹
凸が形成されてしまうという問題がある。
【００１０】本発明の電界効果トランジスタでは、Ｉｎ
Ａｓ動作層とＡｌＡｓ層が接して配置されている。Ａｌ
ＡｓはＩｎＡｓ層を成長する温度では非常に安定で表面
でのAl原子の移動が起りにくく、凹凸形成前にＩｎＡｓ
層表面を覆ってしまうことでＩｎＡｓ層厚が４ｎｍを越
えても３次元化及び３次元化に伴うヘテロ界面における
凹凸形成・転位発生などの結晶性劣化が抑制される。Ｇ
ａＡｓあるいはAlＧａＡｓを用いてもＡｌＡｓと同様の
効果を得ることができる。すなわち、本発明の構造を用
いることで、良好な結晶性を維持したまま臨界膜厚であ
る４ｎｍを越えた膜厚のＩｎＡｓ層厚を電界効果トラン
ジスタの動作層として用いることができ、ＩｎＡｓ動作
層からの電子の滲み出しを抑制し、ＩｎＡｓのもつ優れ
た電子輸送特性を反映させることができ、電界効果トラ
ンジスタの特性を格段に向上させることができる。
Ａｓ動作層とＡｌＡｓ層が接して配置されている。Ａｌ
ＡｓはＩｎＡｓ層を成長する温度では非常に安定で表面
でのAl原子の移動が起りにくく、凹凸形成前にＩｎＡｓ
層表面を覆ってしまうことでＩｎＡｓ層厚が４ｎｍを越
えても３次元化及び３次元化に伴うヘテロ界面における
凹凸形成・転位発生などの結晶性劣化が抑制される。Ｇ
ａＡｓあるいはAlＧａＡｓを用いてもＡｌＡｓと同様の
効果を得ることができる。すなわち、本発明の構造を用
いることで、良好な結晶性を維持したまま臨界膜厚であ
る４ｎｍを越えた膜厚のＩｎＡｓ層厚を電界効果トラン
ジスタの動作層として用いることができ、ＩｎＡｓ動作
層からの電子の滲み出しを抑制し、ＩｎＡｓのもつ優れ
た電子輸送特性を反映させることができ、電界効果トラ
ンジスタの特性を格段に向上させることができる。
【００１１】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。
を参照して説明する。
【００１２】（実施の形態１）本発明の実施の一形態を
図１に示す。図１は本発明の実施の一形態を示す断面構
造図である。本発明の電界効果トランジスタは、高抵抗
基板１０１上に、第一の閃亜鉛鉱型半導体からなるバッ
ファ層１０２、第二の閃亜鉛鉱型半導体からなるキャリ
ア走行層１０３、ＩｎＡｓ層からなるキャリア走行層１
０４、ＡｌＡｓ層からなるスペーサー層１０５、第三の
閃亜鉛鉱型半導体からなるスペーサー層１０６、第四の
閃亜鉛鉱型半導体からなり不純物が添加されたキャリア
供給層１０７、第五の閃亜鉛鉱型半導体からなるショッ
トキー層１０８、第六の閃亜鉛鉱型半導体からなるキャ
ップ層１０９を形成し、更にキャップ層１０９の一部を
エッチングし、ショットキー層１０８に対しショットキ
ー接触する材料からなるショットキーゲート電極１１０
を形成し、更にキャップ層１０９に対しオーミック接触
する材料からなるソース電極１１１、及びドレイン電極
１１２を形成することにより作製される。
図１に示す。図１は本発明の実施の一形態を示す断面構
造図である。本発明の電界効果トランジスタは、高抵抗
基板１０１上に、第一の閃亜鉛鉱型半導体からなるバッ
ファ層１０２、第二の閃亜鉛鉱型半導体からなるキャリ
ア走行層１０３、ＩｎＡｓ層からなるキャリア走行層１
０４、ＡｌＡｓ層からなるスペーサー層１０５、第三の
閃亜鉛鉱型半導体からなるスペーサー層１０６、第四の
閃亜鉛鉱型半導体からなり不純物が添加されたキャリア
供給層１０７、第五の閃亜鉛鉱型半導体からなるショッ
トキー層１０８、第六の閃亜鉛鉱型半導体からなるキャ
ップ層１０９を形成し、更にキャップ層１０９の一部を
エッチングし、ショットキー層１０８に対しショットキ
ー接触する材料からなるショットキーゲート電極１１０
を形成し、更にキャップ層１０９に対しオーミック接触
する材料からなるソース電極１１１、及びドレイン電極
１１２を形成することにより作製される。
【００１３】
【実施例】本発明の実施の形態の一実施例を示す。本発
明の電界効果トランジスタは、高抵抗ＩｎＰ基板１０１
上に第一の閃亜鉛鉱型半導体１０２としてＩｎ0.52Ａｌ
0.48Ａｓバッファ層（膜厚２００ｎｍ）、第二の閃亜鉛
鉱型半導体１０３としてＩｎ0.53Ｇａ0.47Ａｓキャリア
走行層（膜厚６ｎｍ）、ＩｎＡｓキャリア走行層１０４
（膜厚７ｎｍ）、ＡｌＡｓスペーサー層１０５（膜厚２
ｎｍ）、第三の閃亜鉛鉱型半導体１０６としてＩｎ0.52
Ａｓ0.48Ａｓスペーサー層（膜厚２ｎｍ）、第四の閃亜
鉛鉱型半導体１０７としてｎ−Ｉｎ0.52Ａｌ0.48Ａｓキ
ャリア供給層（Ｓｉを３×１０18ｃｍ-3添加、膜厚２０
ｎｍ）、第五の閃亜鉛鉱型半導体１０８としてＩｎ0.52
Ａｌ0.48Ａｓショットキー層（膜厚１５ｎｍ）、第六の
閃亜鉛鉱型半導体１０９としてｎ−Ｉｎ0.53Ｇａ0.47Ａ
ｓキャップ層（Ｓｉを１×１０19ｃｍ-3添加、膜厚２０
ｎｍ）を分子線エピタキシ法により形成する。
明の電界効果トランジスタは、高抵抗ＩｎＰ基板１０１
上に第一の閃亜鉛鉱型半導体１０２としてＩｎ0.52Ａｌ
0.48Ａｓバッファ層（膜厚２００ｎｍ）、第二の閃亜鉛
鉱型半導体１０３としてＩｎ0.53Ｇａ0.47Ａｓキャリア
走行層（膜厚６ｎｍ）、ＩｎＡｓキャリア走行層１０４
（膜厚７ｎｍ）、ＡｌＡｓスペーサー層１０５（膜厚２
ｎｍ）、第三の閃亜鉛鉱型半導体１０６としてＩｎ0.52
Ａｓ0.48Ａｓスペーサー層（膜厚２ｎｍ）、第四の閃亜
鉛鉱型半導体１０７としてｎ−Ｉｎ0.52Ａｌ0.48Ａｓキ
ャリア供給層（Ｓｉを３×１０18ｃｍ-3添加、膜厚２０
ｎｍ）、第五の閃亜鉛鉱型半導体１０８としてＩｎ0.52
Ａｌ0.48Ａｓショットキー層（膜厚１５ｎｍ）、第六の
閃亜鉛鉱型半導体１０９としてｎ−Ｉｎ0.53Ｇａ0.47Ａ
ｓキャップ層（Ｓｉを１×１０19ｃｍ-3添加、膜厚２０
ｎｍ）を分子線エピタキシ法により形成する。
【００１４】リセスエッチングによりｎ−Ｉｎ0.53Ｇａ
0.47Ａｓキャップ層１０９の一部を取り除いた後、ｎ−
Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１０９上にソース電極
１１１（Ａｕ／Ｐｔ／Ｔｉ／Ｍｏからなる各金属層）、
ドレイン電極１１２（Ａｕ／Ｐｔ／Ｔｉ／Ｍｏからなる
各金属層）、Ｉｎ0.52Ａｌ0.48Ａｓショットキー層上に
ゲート電極１１０（Ａｕ／Ｐｔ／Ｔｉ／Ｍｏからなる各
金属層）を各々配することで形成される。
0.47Ａｓキャップ層１０９の一部を取り除いた後、ｎ−
Ｉｎ0.53Ｇａ0.47Ａｓキャップ層１０９上にソース電極
１１１（Ａｕ／Ｐｔ／Ｔｉ／Ｍｏからなる各金属層）、
ドレイン電極１１２（Ａｕ／Ｐｔ／Ｔｉ／Ｍｏからなる
各金属層）、Ｉｎ0.52Ａｌ0.48Ａｓショットキー層上に
ゲート電極１１０（Ａｕ／Ｐｔ／Ｔｉ／Ｍｏからなる各
金属層）を各々配することで形成される。
【００１５】このような構造とすると、ＡｌＡｓ層の表
面マイグレーション距離が短く、かつＡｌＡｓ同士の結
合が強いため凹凸の形成が抑制されるためＩｎＡｓ層が
４ｎｍを越えてもＩｎＡｓ／ＡｌＡｓヘテロ界面を平坦
にすることができ、また結晶性の劣化を抑制することが
できる。すなわち、本構造を用いることで、良好な結晶
性を維持したままＩｎＡｓ層を７ｎｍと厚くすることが
でき、ＩｎＡｓキャリア走行層からの電子の滲み出しを
抑制し、８５％以上の電子をＩｎＡｓキャリア走行層中
に閉じ込めることが可能となった。電子輸送特性にすぐ
れたＩｎＡｓ層中に電子の８５％以上を閉じ込めること
ができたことにより、室温で、移動度１８，５００ｃｍ
2 ／Ｖｓ、シートキャリア濃度３.１６×１０12ｃｍ-2ト
いう優れた電子輸送特性を実現することができた。
面マイグレーション距離が短く、かつＡｌＡｓ同士の結
合が強いため凹凸の形成が抑制されるためＩｎＡｓ層が
４ｎｍを越えてもＩｎＡｓ／ＡｌＡｓヘテロ界面を平坦
にすることができ、また結晶性の劣化を抑制することが
できる。すなわち、本構造を用いることで、良好な結晶
性を維持したままＩｎＡｓ層を７ｎｍと厚くすることが
でき、ＩｎＡｓキャリア走行層からの電子の滲み出しを
抑制し、８５％以上の電子をＩｎＡｓキャリア走行層中
に閉じ込めることが可能となった。電子輸送特性にすぐ
れたＩｎＡｓ層中に電子の８５％以上を閉じ込めること
ができたことにより、室温で、移動度１８，５００ｃｍ
2 ／Ｖｓ、シートキャリア濃度３.１６×１０12ｃｍ-2ト
いう優れた電子輸送特性を実現することができた。
【００１６】なお本実施例ではショットキーゲート電極
をＡｕ／Ｐｔ／Ｔｉ／Ｍｏからなる各金属層としたが、
ショットキーゲート電極は接触する半導体、例えば本実
施例ではＩｎ0.52Ａｌ0.48Ａｓに対しショットキー接合
する物質であれば良い。同様に、ソース電極、及びドレ
イン電極についても本実施例ではＡｕ／Ｐｔ／Ｔｉ／Ｍ
ｏからなる各金属層としたが、各々接触する半導体、例
えば本実施例ではｎ−Ｉｎ0.53Ｇａ0.47Ａｓキャップ層
に対しオーミック接合する物質であればよい。
をＡｕ／Ｐｔ／Ｔｉ／Ｍｏからなる各金属層としたが、
ショットキーゲート電極は接触する半導体、例えば本実
施例ではＩｎ0.52Ａｌ0.48Ａｓに対しショットキー接合
する物質であれば良い。同様に、ソース電極、及びドレ
イン電極についても本実施例ではＡｕ／Ｐｔ／Ｔｉ／Ｍ
ｏからなる各金属層としたが、各々接触する半導体、例
えば本実施例ではｎ−Ｉｎ0.53Ｇａ0.47Ａｓキャップ層
に対しオーミック接合する物質であればよい。
【００１７】また、本実施例では第一の閃亜鉛鉱型半導
体、第三の閃亜鉛鉱型半導体、第五の閃亜鉛鉱型半導体
をＩｎ0.52Ａｌ0.48Ａｓとしたが、第一の閃亜鉛鉱型半
導体、第三の閃亜鉛鉱型半導体、第五の閃亜鉛鉱型半導
体は、各々不純物濃度１０16ｃｍ-3以下のｎ型またはｐ
型のＧａＡｓ、またはＡｌＡｓ、またはＩｎＡｓ、また
はＧａＰ、またはＡｌＰ、または、またはＧａＮ、また
はＡｌＮ、またはＩｎＮ、またはＧａＳｂ、またはＡｌ
Ｓｂのうち２種以上の化合物半導体からなる混晶化合物
半導体からなる層であればよい。但し各層は所望の膜厚
で転位が発生しない組成比とする必要がある。例えば、
本実施例のように第一の閃亜鉛鉱型半導体として２００
ｎｍの膜厚を用いた場合、基板に対して約±０．１５％
以下の格子不整合となる組成比とする必要があるため、
本実施例のようにＩｎＡｌＡｓ層を用いた場合ＩｎＡｓ
組成比は０．５２±０．０２とする必要がある。また素
子の目的に応じて、第一の閃亜鉛鉱型半導体、第三の閃
亜鉛鉱型半導体、第五の閃亜鉛鉱型半導体中に、各々不
純物濃度１０16ｃｍ-3以下のｎ型またはｐ型のＧａＡ
ｓ、またはＡｌＡｓ、またはＩｎＡｓ、またはＧａＰ、
またはＡｌＰ、または、またはＧａＮ、またはＡｌＮ、
またはＩｎＮ、またはＧａＳｂ、またはＡｌＳｂの２元
系化合物半導体もしくは２種以上からなりかつ第一の閃
亜鉛鉱型半導体、第三の閃亜鉛鉱型半導体、第五の閃亜
鉛鉱型半導体と各々異なる混晶半導体層を挿入すること
もできる。但し挿入する各層は転位が発生しない膜厚と
する必要がある。例えば第一の閃亜鉛鉱型半導体にＡｌ
Ａｓを挿入した場合、基板に対して約３．２％の格子不
整合があるため膜厚は約４ｎｍ以下とする必要がある。
更に、素子の目的に応じて第三の閃亜鉛鉱型半導体、第
五の閃亜鉛鉱型半導体は特に他の層と区別して存在する
必要はない。
体、第三の閃亜鉛鉱型半導体、第五の閃亜鉛鉱型半導体
をＩｎ0.52Ａｌ0.48Ａｓとしたが、第一の閃亜鉛鉱型半
導体、第三の閃亜鉛鉱型半導体、第五の閃亜鉛鉱型半導
体は、各々不純物濃度１０16ｃｍ-3以下のｎ型またはｐ
型のＧａＡｓ、またはＡｌＡｓ、またはＩｎＡｓ、また
はＧａＰ、またはＡｌＰ、または、またはＧａＮ、また
はＡｌＮ、またはＩｎＮ、またはＧａＳｂ、またはＡｌ
Ｓｂのうち２種以上の化合物半導体からなる混晶化合物
半導体からなる層であればよい。但し各層は所望の膜厚
で転位が発生しない組成比とする必要がある。例えば、
本実施例のように第一の閃亜鉛鉱型半導体として２００
ｎｍの膜厚を用いた場合、基板に対して約±０．１５％
以下の格子不整合となる組成比とする必要があるため、
本実施例のようにＩｎＡｌＡｓ層を用いた場合ＩｎＡｓ
組成比は０．５２±０．０２とする必要がある。また素
子の目的に応じて、第一の閃亜鉛鉱型半導体、第三の閃
亜鉛鉱型半導体、第五の閃亜鉛鉱型半導体中に、各々不
純物濃度１０16ｃｍ-3以下のｎ型またはｐ型のＧａＡ
ｓ、またはＡｌＡｓ、またはＩｎＡｓ、またはＧａＰ、
またはＡｌＰ、または、またはＧａＮ、またはＡｌＮ、
またはＩｎＮ、またはＧａＳｂ、またはＡｌＳｂの２元
系化合物半導体もしくは２種以上からなりかつ第一の閃
亜鉛鉱型半導体、第三の閃亜鉛鉱型半導体、第五の閃亜
鉛鉱型半導体と各々異なる混晶半導体層を挿入すること
もできる。但し挿入する各層は転位が発生しない膜厚と
する必要がある。例えば第一の閃亜鉛鉱型半導体にＡｌ
Ａｓを挿入した場合、基板に対して約３．２％の格子不
整合があるため膜厚は約４ｎｍ以下とする必要がある。
更に、素子の目的に応じて第三の閃亜鉛鉱型半導体、第
五の閃亜鉛鉱型半導体は特に他の層と区別して存在する
必要はない。
【００１８】同様に、本実施例では第二の閃亜鉛鉱型半
導体をＩｎ0.53Ｇａ0.47Ａｓとしたが、第二の閃亜鉛鉱
型半導体は高純度またはｎ型またはｐ型のＧａＡｓ、ま
たはＡｌＡｓ、またはＩｎＡｓ、またはＧａＰ、または
ＡｌＰ、または、またはＧａＮまたはＡｌＮ、またはＩ
ｎＮまたはＧａＳｂ、またはＡｌＳｂ、またはＩｎＳｂ
および２種以上の上記２元系化合物半導体からなる混晶
化合物半導体層であればよい。但し、第二の閃亜鉛鉱型
半導体は第一及び第三の閃亜鉛鉱型半導体層より電子親
和力が大きい半導体である必要がある。また、第二の閃
亜鉛鉱型半導体層は、転位が発生しない組成比、膜厚と
する必要がある。
導体をＩｎ0.53Ｇａ0.47Ａｓとしたが、第二の閃亜鉛鉱
型半導体は高純度またはｎ型またはｐ型のＧａＡｓ、ま
たはＡｌＡｓ、またはＩｎＡｓ、またはＧａＰ、または
ＡｌＰ、または、またはＧａＮまたはＡｌＮ、またはＩ
ｎＮまたはＧａＳｂ、またはＡｌＳｂ、またはＩｎＳｂ
および２種以上の上記２元系化合物半導体からなる混晶
化合物半導体層であればよい。但し、第二の閃亜鉛鉱型
半導体は第一及び第三の閃亜鉛鉱型半導体層より電子親
和力が大きい半導体である必要がある。また、第二の閃
亜鉛鉱型半導体層は、転位が発生しない組成比、膜厚と
する必要がある。
【００１９】同様に、本実施例では第四の閃亜鉛鉱型半
導体をｎ−Ｉｎ0.52Ａｌ0.48Ａｓとしたが第四の閃亜鉛
鉱型半導体はｎ型またはｐ型となる不純物を添加したＧ
ａＡｓ、またはＡｌＡｓ、またはＩｎＡｓ、またはＧａ
Ｐ、またはＡｌＰ、または、またはＧａＮ、またはＡｌ
Ｎ、またはＩｎＮおよび２種以上の上記２元系化合物半
導体からなる混晶化合物半導体層であればよい。但し、
第四の閃亜鉛鉱型半導体層は所望の膜厚で転位が発生し
ない組成比とする必要がある。例えば、本実施例のよう
に第四の閃亜鉛鉱型半導体として２０ｎｍの膜厚を用い
た場合、基板に対して約±１％以下の格子不整合となる
組成比とする必要があるため、本実施例のようにＩｎＡ
ｌＡｓ層を用いた場合ＩｎＡｓ組成比は約０．５２±
０．１５とする必要がある。
導体をｎ−Ｉｎ0.52Ａｌ0.48Ａｓとしたが第四の閃亜鉛
鉱型半導体はｎ型またはｐ型となる不純物を添加したＧ
ａＡｓ、またはＡｌＡｓ、またはＩｎＡｓ、またはＧａ
Ｐ、またはＡｌＰ、または、またはＧａＮ、またはＡｌ
Ｎ、またはＩｎＮおよび２種以上の上記２元系化合物半
導体からなる混晶化合物半導体層であればよい。但し、
第四の閃亜鉛鉱型半導体層は所望の膜厚で転位が発生し
ない組成比とする必要がある。例えば、本実施例のよう
に第四の閃亜鉛鉱型半導体として２０ｎｍの膜厚を用い
た場合、基板に対して約±１％以下の格子不整合となる
組成比とする必要があるため、本実施例のようにＩｎＡ
ｌＡｓ層を用いた場合ＩｎＡｓ組成比は約０．５２±
０．１５とする必要がある。
【００２０】同様に、本実施例では第六の閃亜鉛鉱型半
導体をｎ−Ｉｎ0.53Ｇａ0.47Ａｓとしたが第六の閃亜鉛
鉱型半導体は、ｎ型またはｐ型となる不純物を添加した
ＧａＡｓ、またはＡｌＡｓ、またはＩｎＡｓ、またはＧ
ａＰ、またはＡｌＰ、または、またはＧａＮ、またはＡ
ｌＮ、またはＩｎＮ、またはＧａＳｂ、またはＡｌＳｂ
および２種以上の上記２元系化合物半導体からなる混晶
化合物半導体層であればよい。但し第六の閃亜鉛鉱型半
導体層は所望の膜厚で転位が発生しない組成比とする必
要がある。例えば、本実施例のように第六の閃亜鉛鉱型
半導体として２０ｎｍの膜厚を用いた場合、基板に対し
て約±１％以下の格子不整合となる組成比とする必要が
あるため、本実施例のようにＩｎＧａＡｓ層を用いた場
合ＩｎＡｓ組成比は約０．５３±０．１５とする必要が
ある。
導体をｎ−Ｉｎ0.53Ｇａ0.47Ａｓとしたが第六の閃亜鉛
鉱型半導体は、ｎ型またはｐ型となる不純物を添加した
ＧａＡｓ、またはＡｌＡｓ、またはＩｎＡｓ、またはＧ
ａＰ、またはＡｌＰ、または、またはＧａＮ、またはＡ
ｌＮ、またはＩｎＮ、またはＧａＳｂ、またはＡｌＳｂ
および２種以上の上記２元系化合物半導体からなる混晶
化合物半導体層であればよい。但し第六の閃亜鉛鉱型半
導体層は所望の膜厚で転位が発生しない組成比とする必
要がある。例えば、本実施例のように第六の閃亜鉛鉱型
半導体として２０ｎｍの膜厚を用いた場合、基板に対し
て約±１％以下の格子不整合となる組成比とする必要が
あるため、本実施例のようにＩｎＧａＡｓ層を用いた場
合ＩｎＡｓ組成比は約０．５３±０．１５とする必要が
ある。
【００２１】また、本実施例では電子をキャリアとした
ため第四の閃亜鉛鉱型半導体、第六の閃亜鉛鉱型半導体
に添加する不純物としてｎ型ドーパントとして、Ｓｉを
用いたが他の例えばＳ、Ｓｅなどのｎ型ドーパントとな
るものであればよい。またホールをキャリアとして用い
る電界効果トランジスタにおいては例えばＢｅ、Ｍｇ、
Ｃなどのｐ型ドーパントとなるものを用いることができ
る。
ため第四の閃亜鉛鉱型半導体、第六の閃亜鉛鉱型半導体
に添加する不純物としてｎ型ドーパントとして、Ｓｉを
用いたが他の例えばＳ、Ｓｅなどのｎ型ドーパントとな
るものであればよい。またホールをキャリアとして用い
る電界効果トランジスタにおいては例えばＢｅ、Ｍｇ、
Ｃなどのｐ型ドーパントとなるものを用いることができ
る。
【００２２】
【発明の効果】本発明の効果を図２を用いて説明する。
図２はキャリア走行層中ＩｎＡｓ層の厚さと移動度の関
係を示す図である。前述の文献の報告例を黒丸で示し、
本発明の場合を白丸で示した。本発明の効果は、前述の
報告例ではキャリア走行層中のＩｎＡｓ層厚が４ｎｍの
時に移動度が最大となり、ＩｎＡｓ層厚が臨界膜厚の４
ｎｍを越えるとＩｎＡｓ層厚の増加と共に移動度が低下
したのに対し、本発明の構造を用いることで、ＩｎＡｓ
層厚が４ｎｍを越えてもＩｎＡｓ層厚の増加と共に移動
度を更に増加させることができることである。その理由
は、ＩｎＡｓ層の上にＡｌＡｓ層またはＧａＡｓ層また
はＡｌＧａＡｓ層を接するように配置することにより、
ＩｎＡｓ層動作層とＡｌＡｓ層またはＧａＡｓ層または
ＡｌＧａＡｓ層からなるヘテロ界面を平坦に形成するこ
とができ、同時に結晶性の劣化を防ぐことができるため
である。これにより従来より高移動度の、高い遮断周波
数の電界効果トランジスタが得られる。
図２はキャリア走行層中ＩｎＡｓ層の厚さと移動度の関
係を示す図である。前述の文献の報告例を黒丸で示し、
本発明の場合を白丸で示した。本発明の効果は、前述の
報告例ではキャリア走行層中のＩｎＡｓ層厚が４ｎｍの
時に移動度が最大となり、ＩｎＡｓ層厚が臨界膜厚の４
ｎｍを越えるとＩｎＡｓ層厚の増加と共に移動度が低下
したのに対し、本発明の構造を用いることで、ＩｎＡｓ
層厚が４ｎｍを越えてもＩｎＡｓ層厚の増加と共に移動
度を更に増加させることができることである。その理由
は、ＩｎＡｓ層の上にＡｌＡｓ層またはＧａＡｓ層また
はＡｌＧａＡｓ層を接するように配置することにより、
ＩｎＡｓ層動作層とＡｌＡｓ層またはＧａＡｓ層または
ＡｌＧａＡｓ層からなるヘテロ界面を平坦に形成するこ
とができ、同時に結晶性の劣化を防ぐことができるため
である。これにより従来より高移動度の、高い遮断周波
数の電界効果トランジスタが得られる。
【図１】本発明の第１の実施の形態を示す断面構造図で
ある。
ある。
【図２】本発明の効果を示すグラフである。
１０１ 高抵抗基板 １０２ 第一の閃亜鉛鉱型半導体からなるバッファ層 １０３ 第二の閃亜鉛鉱型半導体からなるキャリア走行
層 １０４ ＩｎＡｓキャリア走行層 １０５ ＡｌＡｓスペーサー層 １０６ 第三の閃亜鉛鉱型半導体からなるスペーサー層 １０７ 第四の閃亜鉛鉱型半導体からなり不純物が添加
されたキャリア供給層 １０８ 第五の閃亜鉛鉱型半導体からなりるショットキ
ー層 １０９ 第六の閃亜鉛鉱型半導体からなるキャップ層 １１０ ショットキーゲート電極 １１１ ソース電極 １１２ ドレイン電極
層 １０４ ＩｎＡｓキャリア走行層 １０５ ＡｌＡｓスペーサー層 １０６ 第三の閃亜鉛鉱型半導体からなるスペーサー層 １０７ 第四の閃亜鉛鉱型半導体からなり不純物が添加
されたキャリア供給層 １０８ 第五の閃亜鉛鉱型半導体からなりるショットキ
ー層 １０９ 第六の閃亜鉛鉱型半導体からなるキャップ層 １１０ ショットキーゲート電極 １１１ ソース電極 １１２ ドレイン電極
Claims (3)
- 【請求項１】高抵抗基板上のヘテロ接合電界効果トラン
ジスタであり、キャリア走行層にＩｎＡｓ層を含む構造
において、該ＩｎＡｓ層厚が４ｎｍより厚くかつ該Ｉｎ
Ａｓ層上にＡｌＡｓまたはＧａＡｓまたは前記２種の半
導体の混合物からなる層が接して配置されたことを特徴
とする電界効果トランジスタ。 - 【請求項２】請求項１記載の電界効果トランジスタであ
り、前記ＩｎＡｓ層厚が１０ｎｍ以下であることを特徴
とする電界効果トランジスタ。 - 【請求項３】請求項１に示す電界効果トランジスタであ
り、かつＡｌＡｓまたはＧａＡｓまたは前記２種の半導
体の混合物からなる層厚が１ｎｍ以上４ｎｍ以下である
ことを特徴とする電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061142A JP3141838B2 (ja) | 1998-03-12 | 1998-03-12 | 電界効果トランジスタ |
| US09/266,769 US6291842B1 (en) | 1998-03-12 | 1999-03-12 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061142A JP3141838B2 (ja) | 1998-03-12 | 1998-03-12 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261054A true JPH11261054A (ja) | 1999-09-24 |
| JP3141838B2 JP3141838B2 (ja) | 2001-03-07 |
Family
ID=13162565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10061142A Expired - Fee Related JP3141838B2 (ja) | 1998-03-12 | 1998-03-12 | 電界効果トランジスタ |
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| Country | Link |
|---|---|
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| JP (1) | JP3141838B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359411A (ja) * | 2001-05-31 | 2002-12-13 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484486B1 (ko) * | 2002-10-18 | 2005-04-20 | 한국전자통신연구원 | 질화물 반도체 전계 효과 트랜지스터 및 그 제조방법 |
| US7923098B2 (en) * | 2008-01-02 | 2011-04-12 | The Board Of Regents Of The University Of Oklahoma | Low-defect-density crystalline structure and method for making same |
| JP6008661B2 (ja) * | 2012-08-29 | 2016-10-19 | 日東光器株式会社 | ＧａＮ系結晶及び半導体素子の製造方法 |
| US11883181B2 (en) | 2020-02-21 | 2024-01-30 | Hi Llc | Multimodal wearable measurement systems and methods |
| US12029558B2 (en) | 2020-02-21 | 2024-07-09 | Hi Llc | Time domain-based optical measurement systems and methods configured to measure absolute properties of tissue |
| US11969259B2 (en) | 2020-02-21 | 2024-04-30 | Hi Llc | Detector assemblies for a wearable module of an optical measurement system and including spring-loaded light-receiving members |
| US12144653B2 (en) | 2020-02-21 | 2024-11-19 | Hi Llc | Systems, circuits, and methods for reducing common-mode noise in biopotential recordings |
| US12085789B2 (en) | 2020-03-20 | 2024-09-10 | Hi Llc | Bias voltage generation in an optical measurement system |
| WO2021188486A1 (en) | 2020-03-20 | 2021-09-23 | Hi Llc | Phase lock loop circuit based adjustment of a measurement time window in an optical measurement system |
| US12059262B2 (en) | 2020-03-20 | 2024-08-13 | Hi Llc | Maintaining consistent photodetector sensitivity in an optical measurement system |
| US12138068B2 (en) | 2020-03-20 | 2024-11-12 | Hi Llc | Techniques for characterizing a nonlinearity of a time-to-digital converter in an optical measurement system |
| WO2021188485A1 (en) | 2020-03-20 | 2021-09-23 | Hi Llc | Maintaining consistent photodetector sensitivity in an optical measurement system |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61210678A (ja) | 1985-03-15 | 1986-09-18 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| JPS62256478A (ja) * | 1986-04-30 | 1987-11-09 | Sumitomo Electric Ind Ltd | 化合物半導体装置 |
| JPH025439A (ja) | 1988-06-22 | 1990-01-10 | Nec Corp | 半導体基板 |
| US5164359A (en) * | 1990-04-20 | 1992-11-17 | Eaton Corporation | Monolithic integrated circuit having compound semiconductor layer epitaxially grown on ceramic substrate |
| JPH043943A (ja) | 1990-04-20 | 1992-01-08 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| EP0531550B1 (en) * | 1991-03-28 | 1997-12-29 | Asahi Kasei Kogyo Kabushiki Kaisha | Field effect transistor |
| JPH04333242A (ja) | 1991-05-08 | 1992-11-20 | Hitachi Ltd | 電界効果トランジスタ |
| JP3021894B2 (ja) | 1991-12-19 | 2000-03-15 | 三洋電機株式会社 | ヘテロ接合電界効果トランジスタ |
| JP2917719B2 (ja) | 1992-11-26 | 1999-07-12 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2674539B2 (ja) | 1994-12-21 | 1997-11-12 | 日本電気株式会社 | 電界効果トランジスタ |
| US5756375A (en) * | 1995-06-14 | 1998-05-26 | Texas Instruments Incorporated | Semiconductor growth method with thickness control |
| NL1001896C2 (nl) | 1995-12-13 | 1997-06-17 | Dremefa Mach Metaal | Veiligheids-kinderzitje. |
-
1998
- 1998-03-12 JP JP10061142A patent/JP3141838B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-12 US US09/266,769 patent/US6291842B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002359411A (ja) * | 2001-05-31 | 2002-12-13 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3141838B2 (ja) | 2001-03-07 |
| US6291842B1 (en) | 2001-09-18 |
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