JPH043943A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH043943A JPH043943A JP2105610A JP10561090A JPH043943A JP H043943 A JPH043943 A JP H043943A JP 2105610 A JP2105610 A JP 2105610A JP 10561090 A JP10561090 A JP 10561090A JP H043943 A JPH043943 A JP H043943A
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- JP
- Japan
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- inas
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
この発明は、半導体装置およびその製造方法に関するも
のである。
のである。
〔従来の技術］
現在、ＧａＡｓ ＭＥＳ ＦＥＴをはじめとし、ｎ型
Ａ Ｅ ＧａＡｓとノンドープＧａＡｓとのヘテロ接合
界面に形成される高移動度の２次元電子ガスを用いた高
電子移動度トランジスタ（ＨＥＭＴ）や、ノンドープＡ
ｆＧａＡｓ層などの半導体層を絶縁層に用いたベテロ接
合ＭＩＳ構造ＦＥＴ等、ＧａＡｓ層をチャネルとした様
々なデバイスが開発されており、高速スイッチング素子
やマイクロ波素子などに応用されている。
Ａ Ｅ ＧａＡｓとノンドープＧａＡｓとのヘテロ接合
界面に形成される高移動度の２次元電子ガスを用いた高
電子移動度トランジスタ（ＨＥＭＴ）や、ノンドープＡ
ｆＧａＡｓ層などの半導体層を絶縁層に用いたベテロ接
合ＭＩＳ構造ＦＥＴ等、ＧａＡｓ層をチャネルとした様
々なデバイスが開発されており、高速スイッチング素子
やマイクロ波素子などに応用されている。
近年では、ＧａＡｓに代わる材料として、ＧａＡｓと比
較して電子の飽和速度が大きいＧａＸＩｎ１−ｘ Ａｓ
が注目されており、このＧａＭＩｎ＋−ｘ Ａｓをチャ
ネルに用いたデバイスの研究が盛んに行われている。
較して電子の飽和速度が大きいＧａＸＩｎ１−ｘ Ａｓ
が注目されており、このＧａＭＩｎ＋−ｘ Ａｓをチャ
ネルに用いたデバイスの研究が盛んに行われている。
Ｇａ、 Ｉｎ、□Ａｓは、Ｉｎｌｌｓ組成比を変化させ
ることによりＧａＡｓからＩｎＡｓまで変化でき、格子
定数やエネルギバンドギャップ等の物性定数を連続的に
変化させることが可能である。しかし、実用上は使用す
る基板との格子定数の差の問題があり、ＩｎＰ基板上に
格子整合するＧａｏ、 ｎ７Ｉｎｏ、 ５３ＡＳを用い
、ＩｎＰに格子整合するＡ ｆ ｏ、 ａｓＴｎｏ、
５ｚＡｓとヘテロ接合を形成した構造や、膜厚が基板と
の格子定数差から決まる臨界膜厚を越えない十分に薄い
歪１ｎＧａへ３層を有するヘテロ構造が盛んに用いられ
ている。
ることによりＧａＡｓからＩｎＡｓまで変化でき、格子
定数やエネルギバンドギャップ等の物性定数を連続的に
変化させることが可能である。しかし、実用上は使用す
る基板との格子定数の差の問題があり、ＩｎＰ基板上に
格子整合するＧａｏ、 ｎ７Ｉｎｏ、 ５３ＡＳを用い
、ＩｎＰに格子整合するＡ ｆ ｏ、 ａｓＴｎｏ、
５ｚＡｓとヘテロ接合を形成した構造や、膜厚が基板と
の格子定数差から決まる臨界膜厚を越えない十分に薄い
歪１ｎＧａへ３層を有するヘテロ構造が盛んに用いられ
ている。
一方、ＩｎＡｓは室温での電子移動度が３．３Ｘ１０’
ｃｍ”／Ｖ・Ｓにも達する高移動度を示し、電子デバイ
スの高性能化が期待できる。ＩｎＡｓに格子整合する基
板はＩｎＡｓ基板しかないが、ＩｎＡｓ基根上基板上し
たＩｎＡｓでは、７７にでの電子移動度が１０’ｃｍ”
／■・Ｓを越えるものが得られている。
ｃｍ”／Ｖ・Ｓにも達する高移動度を示し、電子デバイ
スの高性能化が期待できる。ＩｎＡｓに格子整合する基
板はＩｎＡｓ基板しかないが、ＩｎＡｓ基根上基板上し
たＩｎＡｓでは、７７にでの電子移動度が１０’ｃｍ”
／■・Ｓを越えるものが得られている。
また、格子不整合に起因する結晶欠陥の発生は回避でき
ないものとして、ＧａＡｓ基板上に超格子バッファを用
いてＩｎＡｓ層内の欠陥密度を低減させる試みがなされ
ている。
ないものとして、ＧａＡｓ基板上に超格子バッファを用
いてＩｎＡｓ層内の欠陥密度を低減させる試みがなされ
ている。
第３図に上記の方法によりＧａＡｓ基板上に形成したＩ
ｎＡｓのヘテロ構造を示す。半絶縁性ＧａＡｓ基板１上
にＩｎｏ、 ｅＧａｏ、 ｚＡｓとＧａＡｓを交互に５
周期繰り返してＩｎＧａＡｓ ／ ＧａＡｓ歪超格子２
を形成し、その後にノンドープＩｎＡｓ活性層３を形成
している。ノンドープＩｎＡｓ活性層３の厚さが約６μ
ｍのもので電子移動度が、室温で約１．９Ｘ１０’ Ｃ
Ｉ” ／ Ｖ −ｓ、７７にで５．２Ｘ１０’ ｅｔａ
” ／Ｖ・Ｓである。
ｎＡｓのヘテロ構造を示す。半絶縁性ＧａＡｓ基板１上
にＩｎｏ、 ｅＧａｏ、 ｚＡｓとＧａＡｓを交互に５
周期繰り返してＩｎＧａＡｓ ／ ＧａＡｓ歪超格子２
を形成し、その後にノンドープＩｎＡｓ活性層３を形成
している。ノンドープＩｎＡｓ活性層３の厚さが約６μ
ｍのもので電子移動度が、室温で約１．９Ｘ１０’ Ｃ
Ｉ” ／ Ｖ −ｓ、７７にで５．２Ｘ１０’ ｅｔａ
” ／Ｖ・Ｓである。
〔発明が解決しようとする課題］
しかしながらＧａＡｓの格子定数は５．６５３６人であ
りＩｎＡｓの格子定数は６．０５８４人であるため、格
子不整合の度合は約７．１％と非常に大きいため、ノン
ドープＩｎＡｓ活性層３においても結晶欠陥の影響等に
よる電子移動度の低下や表面モホロジーの劣化は無視で
きない。また、ある程度高い電子移動度を得るためには
、数μｍ程度の厚いｔｎ Ａ ｓ層を形成する必要があ
る。
りＩｎＡｓの格子定数は６．０５８４人であるため、格
子不整合の度合は約７．１％と非常に大きいため、ノン
ドープＩｎＡｓ活性層３においても結晶欠陥の影響等に
よる電子移動度の低下や表面モホロジーの劣化は無視で
きない。また、ある程度高い電子移動度を得るためには
、数μｍ程度の厚いｔｎ Ａ ｓ層を形成する必要があ
る。
一方、ＩｎＡｓ１板を用いることで格子不整合の問題は
回避することができるが、ＩｎＡｓ基板を用いてＦＥＴ
を作製した場合、基板を流れるリーク電流のためＦＥＴ
のピンチオフ特性が良くないというデバイス上の問題が
ある。この基板リーク電流の原因として、ＩｎＡｓのエ
ネルギバンドギャップが０．３６ｅＶであり、ＧａＡｓ
の１．４２４ ｅ Ｖや［ｎＰの１．３５ｅＶと比較し
て非常に小さく、また、基板の比抵抗もＩｎＡｓ基板で
は０．０１Ω・１以上程度であり、ＩｎＰ基板の０．１
５Ω・１以上程度と比較して非常に小さいことによると
考えられる。
回避することができるが、ＩｎＡｓ基板を用いてＦＥＴ
を作製した場合、基板を流れるリーク電流のためＦＥＴ
のピンチオフ特性が良くないというデバイス上の問題が
ある。この基板リーク電流の原因として、ＩｎＡｓのエ
ネルギバンドギャップが０．３６ｅＶであり、ＧａＡｓ
の１．４２４ ｅ Ｖや［ｎＰの１．３５ｅＶと比較し
て非常に小さく、また、基板の比抵抗もＩｎＡｓ基板で
は０．０１Ω・１以上程度であり、ＩｎＰ基板の０．１
５Ω・１以上程度と比較して非常に小さいことによると
考えられる。
また、ＩｎＡｓ基板は高価であることや、比較的低温で
ＩｎＡｓ基板の表面劣化が生しることから、加熱による
酸化膜除去や表面クリーニング工程を有する分子線エピ
タキシアル成長法には適さないという問題があった。
ＩｎＡｓ基板の表面劣化が生しることから、加熱による
酸化膜除去や表面クリーニング工程を有する分子線エピ
タキシアル成長法には適さないという問題があった。
この発明の目的は、高電子移動度を有するＴｎＡｓを良
好な結晶品質を有する活性層とした半導体装置およびそ
の製造方法を提供することである。
好な結晶品質を有する活性層とした半導体装置およびそ
の製造方法を提供することである。
請求項（１）記載の半導体装置は、ＩｎＰ基板上にＧａ
Ｘ１ｎ＋−Ｘ Ａｓハンファ層を介してＩｎＡｓ活性層
が形成された半導体ヘテロ構造を有し、 ＧａＸＩｎ１−ｘＡｓＡｓバッフのＧａＡＳ＆ｌｌ成比
ＸがＴｎＰと格子整合する０、４７から０までＩｎＰ基
板側からＩｎＡｓ活性層の間で厚さ方向にほぼ直線的に
変化し、かつ、ＧａＡｓ組成比組成比化率が１．５ ｘ
ｌＯ−’／ ｎ ｍ以下であることを特徴とする 請求項（２）記載の半導体装置は、請求項（１）記載の
半導体装置において、ＩｎＡｓ活性層上にＡｌｙＩｒｘ
−ｙＡｓ層を形成したことを特徴とする 請求項（３）記載の半導体装置の製造方法は、ＩｎＰ基
板上にＧａ、 Ｉｎ、□ＡｓＡｓバフフッ、ＧａＡｓ組
成比組成比化４７から０まで厚みとともにほぼ直線的に
変化し、かつ、ＧａＡｓ組成比組成比化率が１．５ Ｘ
ＩＯづ／ ｎ ｍ以下として４５０℃以下の成長温度で
分子線エピタキシアル成長法により形成する工程と、Ｇ
ａ、 Ｉｎ、−、Ａｓバッファ層上にＩｎＡｓ活性層を
４００℃以下の成長温度で分子線エピタキシアル成長法
により形成する工程とを含む。
Ｘ１ｎ＋−Ｘ Ａｓハンファ層を介してＩｎＡｓ活性層
が形成された半導体ヘテロ構造を有し、 ＧａＸＩｎ１−ｘＡｓＡｓバッフのＧａＡＳ＆ｌｌ成比
ＸがＴｎＰと格子整合する０、４７から０までＩｎＰ基
板側からＩｎＡｓ活性層の間で厚さ方向にほぼ直線的に
変化し、かつ、ＧａＡｓ組成比組成比化率が１．５ ｘ
ｌＯ−’／ ｎ ｍ以下であることを特徴とする 請求項（２）記載の半導体装置は、請求項（１）記載の
半導体装置において、ＩｎＡｓ活性層上にＡｌｙＩｒｘ
−ｙＡｓ層を形成したことを特徴とする 請求項（３）記載の半導体装置の製造方法は、ＩｎＰ基
板上にＧａ、 Ｉｎ、□ＡｓＡｓバフフッ、ＧａＡｓ組
成比組成比化４７から０まで厚みとともにほぼ直線的に
変化し、かつ、ＧａＡｓ組成比組成比化率が１．５ Ｘ
ＩＯづ／ ｎ ｍ以下として４５０℃以下の成長温度で
分子線エピタキシアル成長法により形成する工程と、Ｇ
ａ、 Ｉｎ、−、Ａｓバッファ層上にＩｎＡｓ活性層を
４００℃以下の成長温度で分子線エピタキシアル成長法
により形成する工程とを含む。
この発明の構成によれば、電子デバイスの高性能化が期
待できる高電子移動度を有するＩｎＡｓを活性層とする
半導体ヘテロ構造を作製する場合に、ＩｎＡｓに対して
格子不整合の度合が、ＧａＡｓ基板（約７．１％）と比
較して小さいＩｎＰ基板（約３．２％：格子定数５．８
６８８人）を用い、さらに、ＩｎＰに格子整合した状態
からＧａＡｓ＆ｌｌ成比Ｘを膜厚方向に向かって徐々に
減少させ最終的にＩｎＡｓになるようなＧａｓ Ｉｎ＋
−ｙ Ａ３ハソファ層を、ＧａＡｓ組成比の変化率がバ
ッファ層厚１１００ｎ当たり０．１５以下とし、分子線
エピタキシアル成長法によるＧａつＩｎ、□ＡｓＡｓバ
フフッ成長温度を４５０℃以下＋ ＩｎＡｓ活性層の成
長温度を４００℃以下として形成することにより、Ｉｎ
Ａｓ活性層の結晶性が大きく改善され、ＩｎＡｓ活性層
の電子移動度の低下や表面モホロジーの劣化を極力抑え
ることができる。
待できる高電子移動度を有するＩｎＡｓを活性層とする
半導体ヘテロ構造を作製する場合に、ＩｎＡｓに対して
格子不整合の度合が、ＧａＡｓ基板（約７．１％）と比
較して小さいＩｎＰ基板（約３．２％：格子定数５．８
６８８人）を用い、さらに、ＩｎＰに格子整合した状態
からＧａＡｓ＆ｌｌ成比Ｘを膜厚方向に向かって徐々に
減少させ最終的にＩｎＡｓになるようなＧａｓ Ｉｎ＋
−ｙ Ａ３ハソファ層を、ＧａＡｓ組成比の変化率がバ
ッファ層厚１１００ｎ当たり０．１５以下とし、分子線
エピタキシアル成長法によるＧａつＩｎ、□ＡｓＡｓバ
フフッ成長温度を４５０℃以下＋ ＩｎＡｓ活性層の成
長温度を４００℃以下として形成することにより、Ｉｎ
Ａｓ活性層の結晶性が大きく改善され、ＩｎＡｓ活性層
の電子移動度の低下や表面モホロジーの劣化を極力抑え
ることができる。
実施貫土
この発明の第１の実施例を第１図に基づいて説明する。
第１図はこの発明の第１の実施例の半導体装置の断面図
である。半絶縁性ＩｎＰ基板４上に、ＧａＡｓ組成比Ｘ
が膜厚に対してほぼ直線的に減少するようにノンドープ
Ｇａｇ Ｔｎ−ｘ Ａｓバッファ層５を形成する。すな
わち、ノンドープＧａＸＩｎ、−８Ａｓバッファ層５の
ＧａＡｓ組成比χは、半絶縁性ＩｎＰ基Ｆｊ、４との界
面でＩｎＰと格子整合する０、４７とし、表面側に向か
って徐々に減少させていく。そして最終的には０（すな
わちＩｎＡｓ ）にしてノンドープＩｎＡｓ活性層６を
形成する。
である。半絶縁性ＩｎＰ基板４上に、ＧａＡｓ組成比Ｘ
が膜厚に対してほぼ直線的に減少するようにノンドープ
Ｇａｇ Ｔｎ−ｘ Ａｓバッファ層５を形成する。すな
わち、ノンドープＧａＸＩｎ、−８Ａｓバッファ層５の
ＧａＡｓ組成比χは、半絶縁性ＩｎＰ基Ｆｊ、４との界
面でＩｎＰと格子整合する０、４７とし、表面側に向か
って徐々に減少させていく。そして最終的には０（すな
わちＩｎＡｓ ）にしてノンドープＩｎＡｓ活性層６を
形成する。
ＧａＡｓ組成比χの変化率は格子定数の変化率に対応し
ており、この値が大きいと貫通欠陥等の密度が増加しノ
ンドープ［ｎＡｓ活性層６内にまで伝わってくるため、
ノンドープＩｎＡｓ活性層６の結晶性が低下する。
ており、この値が大きいと貫通欠陥等の密度が増加しノ
ンドープ［ｎＡｓ活性層６内にまで伝わってくるため、
ノンドープＩｎＡｓ活性層６の結晶性が低下する。
この実施例では、ＧａＡｓ組成比Ｘの変化率を１．５Ｘ
ＩＯ−３／ｎｍ以下、すなわちバッファ層５厚１１００
ｎ当たり０．１５以下とすることにより良好な結晶性を
得ている。この条件でＧａｏ、 ａ７［ｎ６． 、Ｊｓ
からＩｎＡｓまで変化させるのに必要な膜厚としては約
８０００人である。
ＩＯ−３／ｎｍ以下、すなわちバッファ層５厚１１００
ｎ当たり０．１５以下とすることにより良好な結晶性を
得ている。この条件でＧａｏ、 ａ７［ｎ６． 、Ｊｓ
からＩｎＡｓまで変化させるのに必要な膜厚としては約
８０００人である。
このような半導体ヘテロ構造を分子線エピタキシアル成
長法により成長を行う場合に、良好な結晶性を得るため
には成長温度の選択が重要なポイントとなる。
長法により成長を行う場合に、良好な結晶性を得るため
には成長温度の選択が重要なポイントとなる。
一般にＩｎを高濃度に含む層の結晶成長では、成長温度
が５３０℃ではＩｎの付着係数が徐々に低下し、結晶品
質の低下や組成の設計値からのずれを生しることが知ら
れており、ＩｎＰに格子整合するＧａ０、ｓ＋Ｉｎａ、
４７ＡＳの成長では５００”Ｃ以下で行われている。
が５３０℃ではＩｎの付着係数が徐々に低下し、結晶品
質の低下や組成の設計値からのずれを生しることが知ら
れており、ＩｎＰに格子整合するＧａ０、ｓ＋Ｉｎａ、
４７ＡＳの成長では５００”Ｃ以下で行われている。
しかし、この実施例の半導体ヘテロ構造のように、バッ
ファ層５内に大きな歪みを有し、かつ、ＩｎＡｓ組成比
が５３％を越える層では、さらに低い温度での成長が必
要であり、また、Ｉｎ含有率が非常に大きなノンドープ
ＩｎＡｓ活性層６ではより低い温度での必要であると考
えられる。この実施例ではノンドープＧａ、 Ｉｎ＋−
ｘ Ａｓバッファ層５は４５０℃ノンドープＩｎＡｓ活
性層６は４００℃の成長温度を用いることにより、ｒｎ
Ａｓのもつ優れた電気的特性を損なうことなく、かつ、
表面モホロジーの良好なＩｎＡｓの成長が可能となる。
ファ層５内に大きな歪みを有し、かつ、ＩｎＡｓ組成比
が５３％を越える層では、さらに低い温度での成長が必
要であり、また、Ｉｎ含有率が非常に大きなノンドープ
ＩｎＡｓ活性層６ではより低い温度での必要であると考
えられる。この実施例ではノンドープＧａ、 Ｉｎ＋−
ｘ Ａｓバッファ層５は４５０℃ノンドープＩｎＡｓ活
性層６は４００℃の成長温度を用いることにより、ｒｎ
Ａｓのもつ優れた電気的特性を損なうことなく、かつ、
表面モホロジーの良好なＩｎＡｓの成長が可能となる。
また、半導体ヘテロ構造の電気素子への応用を考える場
合、ＩｎＡｓは電子親和力が大きく、ショットキーコン
タクトが形成しにくいため、ＭＩＳ構造が考えられる。
合、ＩｎＡｓは電子親和力が大きく、ショットキーコン
タクトが形成しにくいため、ＭＩＳ構造が考えられる。
そして、ＭＩＳ構造の絶縁層としてＳｉＯ□や５ｉＪ４
等も考えられるが、界面準位の問題や歪の問題があるた
め、この実施例では、分子線エピタキンー装置内の高真
空中で容易に形成可能で良質な界面が得られるＡ ｌｙ
１ｎ１−、 Ａｓを用いた。第１図に示すように、２
０００人〜３０００人のノンドープＩｎＡｓ活性層６を
形成した後、５００人程戻限ノンドープＡ ｌ ｙ Ｉ
ｎ＋−ｙ Ａｓ層７をＡ−ｘＡｓ組成比が０．５程度で
形成し、絶縁層とする。
等も考えられるが、界面準位の問題や歪の問題があるた
め、この実施例では、分子線エピタキンー装置内の高真
空中で容易に形成可能で良質な界面が得られるＡ ｌｙ
１ｎ１−、 Ａｓを用いた。第１図に示すように、２
０００人〜３０００人のノンドープＩｎＡｓ活性層６を
形成した後、５００人程戻限ノンドープＡ ｌ ｙ Ｉ
ｎ＋−ｙ Ａｓ層７をＡ−ｘＡｓ組成比が０．５程度で
形成し、絶縁層とする。
実施■１
この発明の第２の実施例として第１の実施例のＭＩＳヘ
テロ構造のエビ基板２０を用いたＦＥＴの製造工程を第
２図に示す。
テロ構造のエビ基板２０を用いたＦＥＴの製造工程を第
２図に示す。
まず、第２図（ａ）に示すように、第１の実施例のＭＩ
Ｓヘテロ構造のエビ基板２０上に、ＦＥＴのゲート電極
となるタングステンゲート金属８をスパンタ法により１
．０μｍ蒸着する。
Ｓヘテロ構造のエビ基板２０上に、ＦＥＴのゲート電極
となるタングステンゲート金属８をスパンタ法により１
．０μｍ蒸着する。
つぎに、フォトリソグラフィおよびエツチングによりタ
ングステンゲート９を形成する。さらにタングステンゲ
ート９をエツチングのマスクとしてエツチングを行い、
ノンドープＡ ｌ ｙＩｎ、、 Ａｓ層７をタングステ
ンゲート９の直下を残して除去する。このときの状態を
第２図（ｂ）に示す。
ングステンゲート９を形成する。さらにタングステンゲ
ート９をエツチングのマスクとしてエツチングを行い、
ノンドープＡ ｌ ｙＩｎ、、 Ａｓ層７をタングステ
ンゲート９の直下を残して除去する。このときの状態を
第２図（ｂ）に示す。
その後、第２図（Ｃ）に示すように、イオン注入法によ
りＳｉを加速電圧１５０ＫｅＶで２ＸＩＯ”Ｃｌ１１−
２注入し、ラビッドサーマルアニールにより活性化を行
いｎ ” −ＩｎＡｓ層１０を形成しオーミック領域と
する。
りＳｉを加速電圧１５０ＫｅＶで２ＸＩＯ”Ｃｌ１１−
２注入し、ラビッドサーマルアニールにより活性化を行
いｎ ” −ＩｎＡｓ層１０を形成しオーミック領域と
する。
さらに、フォトリソグラフィによりオーミック電極部の
窓開けを行い、Ａｕ１００人、５ｎ１５０人。
窓開けを行い、Ａｕ１００人、５ｎ１５０人。
Ａ ｕ １０００人を蒸着し、リフトオフ法によりソー
ス。
ス。
ドレインのオーミンク電極１１．．１２を形成する。
そして、各ＦＥＴの分離を行うためにメサエッチングに
より分離を行う。最後に、オーミック金属痕着後の合金
化を行うための熱処理を行いＦＥＴを形成する。このと
きの状態を第２図（ｄ）に示す。
より分離を行う。最後に、オーミック金属痕着後の合金
化を行うための熱処理を行いＦＥＴを形成する。このと
きの状態を第２図（ｄ）に示す。
なお、以上に述べた実施例ではＭ■Ｓヘテロ構造を例に
説明したが、ＩｎＡｓはエネルギバンドギャップに対応
する波長が赤外領域にあるため、赤外の受光素子などの
光素子を作製する場合にもこの発明によるノンドープＧ
ａｘ Ｉｎ１−ｚ Ａｓバンフ７層５を用いた半導体装
置およびその製造方法が有効であることは言うまでもな
い。
説明したが、ＩｎＡｓはエネルギバンドギャップに対応
する波長が赤外領域にあるため、赤外の受光素子などの
光素子を作製する場合にもこの発明によるノンドープＧ
ａｘ Ｉｎ１−ｚ Ａｓバンフ７層５を用いた半導体装
置およびその製造方法が有効であることは言うまでもな
い。
（発明の効果〕
この発明によれば、ＩｎＰ基板上にＩｎＡｓからなる電
気素子や光素子の活性層を良好な結晶性を保ちつつ形成
できるので、ＩｎＡｓ活性層の電子移動度の低下や表面
モホロジーの劣化を極力抑えることができる。
気素子や光素子の活性層を良好な結晶性を保ちつつ形成
できるので、ＩｎＡｓ活性層の電子移動度の低下や表面
モホロジーの劣化を極力抑えることができる。
第１図はこの発明の第１の実施例の半導体装置の断面図
、第２図はこの発明の第２の実施例の半導体装置の製造
方法の工程断面図、第３図は従来例の半導体装置の断面
図である。 ４・・・半絶縁性ＩｎＰ基板、５・・・ノンドープＧａ
ＸＩｎ１−Ｘ Ａｓバンフ７層、６・・・ノンドープＩ
ｎＡｓ活性層、７・・・ノンドープＡ ｌ ｙ Ｉｎ＋
−ｙ Ａｓ層第２図 ヒＰご呂土 乳徳陽ヒｌイ噂哲 ノンドープＧａｘＩｎ、−ｘＡｓハ”ノフ７層ノンドー
プＩｎ嶋１ ノンドープＡ暇１ｎ１−一一層
、第２図はこの発明の第２の実施例の半導体装置の製造
方法の工程断面図、第３図は従来例の半導体装置の断面
図である。 ４・・・半絶縁性ＩｎＰ基板、５・・・ノンドープＧａ
ＸＩｎ１−Ｘ Ａｓバンフ７層、６・・・ノンドープＩ
ｎＡｓ活性層、７・・・ノンドープＡ ｌ ｙ Ｉｎ＋
−ｙ Ａｓ層第２図 ヒＰご呂土 乳徳陽ヒｌイ噂哲 ノンドープＧａｘＩｎ、−ｘＡｓハ”ノフ７層ノンドー
プＩｎ嶋１ ノンドープＡ暇１ｎ１−一一層
Claims (3)
- （１）ＩｎＰ基板上にＧａ＿ｘＩｎ＿１＿−＿ｘＡｓバ
ッファ層を介してＩｎＡｓ活性層が形成された半導体ヘ
テロ構造を有し、 前記Ｇａ＿ｘＩｎ＿１＿−＿ｘＡｓバッファ層のＧａＡ
ｓ組成比ｘがＩｎＰと格子整合する０．４７から０まで
前記ＩｎＰ基板側から前記ＩｎＡｓ活性層の間で厚さ方
向にほぼ直線的に変化し、かつ、前記ＧａＡｓ組成比ｘ
の変化率が１．５×１０＾−＾３／ｎｍ以下であること
を特徴とする半導体装置。 - （２）ＩｎＡｓ活性層上にＡｌ＿ｙＩｎ＿１＿−＿ｙＡ
ｓ層を形成した請求項（１）記載の半導体装置。 - （３）ＩｎＰ基板上にＧａ＿ｘＩｎ＿１＿−＿ｘＡｓバ
ッファ層を、ＧａＡｓ組成比ｘを０．４７から０まで厚
みとともにほぼ直線的に変化し、かつ、前記ＧａＡｓ組
成比ｘの変化率が１．５×１０＾−＾３／ｎｍ以下とし
て４５０℃以下の成長温度で分子線エピタキシアル成長
法により形成する工程と、 前記Ｇａ＿ｘＩｎ＿１＿−＿ｘＡｓバッファ層上にＩｎ
Ａｓ活性層を４００℃以下の成長温度で前記分子線エピ
タキシアル成長法により形成する工程とを含む半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105610A JPH043943A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105610A JPH043943A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043943A true JPH043943A (ja) | 1992-01-08 |
Family
ID=14412274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2105610A Pending JPH043943A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043943A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291842B1 (en) | 1998-03-12 | 2001-09-18 | Nec Corporation | Field effect transistor |
| JP2014033080A (ja) * | 2012-08-03 | 2014-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ構造の製造方法及び電界効果型トランジスタ構造 |
-
1990
- 1990-04-20 JP JP2105610A patent/JPH043943A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291842B1 (en) | 1998-03-12 | 2001-09-18 | Nec Corporation | Field effect transistor |
| JP2014033080A (ja) * | 2012-08-03 | 2014-02-20 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型トランジスタ構造の製造方法及び電界効果型トランジスタ構造 |
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