JPH0312571A - 集積回路システム - Google Patents

集積回路システム

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JPH0312571A
JPH0312571A JP2131485A JP13148590A JPH0312571A JP H0312571 A JPH0312571 A JP H0312571A JP 2131485 A JP2131485 A JP 2131485A JP 13148590 A JP13148590 A JP 13148590A JP H0312571 A JPH0312571 A JP H0312571A
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JP
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voltage
circuit
pin
test
latch
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JP2131485A
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English (en)
Inventor
Jeffrey H Dreibelbis
ジエフリイ・ハーリス・デレイベルビイーズ
John A Gabric
ジヨン・アンドリユー・ガブリツク
Erik L Hedberg
エリツク・レイ・ヘツドベーグ
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、テスト選択技術に関し、さらに詳しくは、基
板またはチップ上に形成されたテスト回路にアクセスす
るための、基板またはチップ上に追加のピンあるいはパ
ッドを設けずに、半導体基板または集積回路チップ上に
形成されたテスト回路のための技術に関する。
Ｂ、従来の技術 静的ランダム・アクセス・メモリ回路、さらに、動的ラ
ンダム・アクセス・メモリ回路などのいくつかの回路を
テストする時には、製造中のみならず、モジュールやパ
ッケージ・レベルでの消費者によって、回路の特別テス
ト・モードを可能にするための要件が存在する。これら
のテストは、オン・チップ供給レギュレータを有する部
品についての電圧加速テスト、自己テスト開始、及びヒ
ユーズ切れサインを含むばかりでなく、それらに限定さ
れない。これらの回路に接続された特定のピンをテスＩ
・目的に使用することは、産業規格パッケージ上では、
余分なピンの位置が足りないため、実現不可能であるこ
とが多い。
１９８３年１１月７臼出願の米国特許第４６１２４９θ
号明細書は、標準動作でデータ入力用に使用される入力
ピンに接続された中間範囲電圧信号で制御される特別設
計の、相補金属酸化膜半導体（０ＭＯ８）　トランジス
タを用いたテスト入力回路を開示している。
１９７９年１２月２８日出願の米国特許第４３３４３０
７号明細書は、システムがパワーアップ・サイクルを通
る各時間に、自己テスト・ルーチンを実行するためのフ
ァームウェアを用いたシステムを開示している。
１９８８年２月１１日出願の米国特許第４６９７１４０
号明細書は、切換え回路が、テスト・クロック信号を供
給するためにリセット端子に外部から印加された所定レ
ベルの入力信号に応答する、システムを開示している。
１９８２年１２月２９日出願の米国特許第４５８３１７
９号明細書は、ヒユーズ・エレメントの条件を決定する
ための内部ノードの検査期間中に、高電圧が外部入出力
ピンを経て供給される、回路を開示している。
Ｃ０発明が解決しようとする課題 本発明の目的は、集積回路の標準動作用に使用される構
成要素すなわち回路が接続された基板、あるいはチップ
上に置かれたピンを介するアクセスを有する半導体基板
、あるいは集積回路チップ上に形成した集積回路、論理
回路、あるいはメモリのための改良されたテスト選択シ
ステムを提供することである。
００課題を解決するための手段 本発明の教示によれば、そこに接続されるピンまたはパ
ッドを有する半導体基板、あるいは集積回路チップを含
み、さらに基板またはチップ上に形成され、ピンまたは
パッドに接続され、さらに所与の電圧範囲内の動作電圧
を有する集積回路を含む、テスト選択システムが提供さ
れる。ラッチ条件設定回路は、所定の大きさの電圧に応
じた入力端、及びラッチの入力に接続される出力端を有
する。所定の大きさの制御電圧を生じるために、所定の
電圧範囲外の電圧で動作可能な手段が、ラッチ条件設定
回路の入力端に接続されている。テスト許可端子は、ラ
ッチの出力端または集積回路に結合される。所定の電圧
範囲外の電圧は、テスト許可端子にテスト・モードを設
定するための第１時間間隔中にピンまたはパッドに印加
され、さらに所与の電圧範囲内の電圧は、第２時間間隔
中にピンまたはパッドに印加されて、集積回路用の標準
動作モードを設定する。
本発明の前記の、さらに他の目的、特徴及び利点は、添
付図面内に示した本発明の好ましい実施例のさらに詳し
い次の説明から明らかになる。
Ｅ、実施例 第１図をより詳しく見ると、０ＭＯ８技術の範囲内で、
単に部分的に示した半導体基板、または集積回路チップ
Ｓ上に作られる本発明のテスト選択システムの好ましい
実施例の回路図が図示されている。図面の０Ｍ０８回路
は、内部に斜線を有する方形、及び方形の片方に隣接し
た平行な線として配置されたゲート、あるいは制御電極
により表示されたＰチャネル電界効果トランジスタ、及
び斜線のない方形、及び方形の一方の側に隣接して配置
されたゲート、あるいは制御電極で単に表示されたＮチ
ャネル電界効果トランジスタを有する。
第１図のテスト選択システムは、半導体基板またはチッ
プＳに接続または取り付けたピン、あるいはパッドＡＸ
を含む。制御電圧または許可回路１０は、ピンまたはパ
ッドＡＸ、及びアースなどの基準電位の点の間に接続さ
れる。回路１ｏは、ダイオード２、及び３の間に挿入さ
れた絶縁装置として配置されたＰチャネル電界効果トラ
ンジスタＰ１、及び、ＰｌとＰｌ２のＮウェルに接続さ
れたＰチャネル電界効果トランジスタＰ１２を有するレ
ジスタＲに接続されたダイオード・ツリーとして参照さ
れることもある、一連のダイオードＮ１、Ｎ２．Ｎ３、
Ｎ４、Ｎ５を含む。ダイオードＮ１、Ｎ２、Ｎ３、Ｎ４
、Ｎ５は、それらのドレーンに接続されたゲート、また
は制御電極を有するＮチャネル電界効果トランジスタに
より形成される。Ｐチャネル・ｌ・ランジスタＰ１は、
１つの電圧端子または複数の電圧端子ＶＤＤを有する電
圧供給源に好ましくは３．４ボルトで接続された、ゲー
トまたは制御電極を有する。レジスタＲは、一連のダイ
オードＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、及びアースの間
で、レジスタＲ及びダイオードＮ５の間に形成されたノ
ードＮＡに接続されている。Ｐチャネル・トランジスタ
Ｐ１２は、パッドＡＸに接続されたそのゲートまたは制
御電極、及び電圧供給源端子ＶＤＤに接続されたそのソ
ースを有する。Ｐｌ２のドレーンは、それ自身のＮウェ
ル、ＮＨ，及びＰｌのＮウェルに接続されている。
第１図にＭで示す集積回路はまた、たとえば、メモリの
動作中標準書込み、読取りサイクル中使用される集積回
路Ｍの標準アトＩ／ス・ピン、あるいはパッドの１つで
あるピン、あるいはパッドＡＸに接続される。集積回路
Ｍは、任意の既知のメモリまたは論理回路でもよいが、
本発明のテスト選択システムは、非同期静的ランダム・
アクセス・メモリ回路で用いられる時に特に育用である
。その理由は、この型式のメモリのすべてのピンやパッ
ド上の信号が高いフレキシビリティを持っためで、一般
に、動的ランダム・アクセス・メモリ回路で使えるよう
なテスト制御パルスの印加に使われる、無使用入力信号
タイミングまたは期間がないためである。
ラッチ条件設定回路１２は、電圧供給源端子ＶＤＤとア
ースの間のＮチャネル電界効果トランジスタＮ６に直列
に接続された、Ｐチャネル電界効果トランジスタＰ２を
含む。Ｐチャネル・トランジスタＰ２の制御電極は、そ
のドレーンに接続されてダイオードを形成し、Ｎチャネ
ル・トランジスタＮ６の制御電極は、トランジスタＰ２
と出力ノードＮＢであるＮ６の間の共通点で、制御電圧
回路１０のノードＮＡに接続される。
キーパ−・ラッチと呼ばれることがあるラッチ１４ｆｔ
、Ｐチャネル電界効果トランジスタＰ３、及びＮチャネ
ル電界効果トランジスタＮ７を有する第ｌＣＭＯＳイン
バータ、及びＰチャネル電界効果トランジスタＰ４とＮ
チャネル電界効果トランジスタＮ８を有する第２ＣＭＯ
Ｓインバータを含む。第ｌＣＭＯＳインバータのトラン
ジスタＰ３とＮ７の間の共通点、及び第２ＣＭＯ８のト
ランジスタＰ４とＮ８の制御電極は、ラッチ条件設定回
路１２のノードＮＢに接続され、さらに、第ｌＣＭＯＳ
インバータのトランジスタＰ３とＮ７の制御電極は、第
２ＣＭＯＳインバータのトランジスタＰ４とＮ８の間の
共通点、ノードＮＣに接続される。キャパシタＣもノー
ドＮＣに接続される。
バッファ回路１６は、Ｐチャネル電界効果トランジスタ
Ｐ５、及びＮチャネル電界効果トランジスタＮ９、及び
、出力ノードＮＤを有する第３ＣＭＯＳインバータ、及
び、Ｐチャネル電界効果トランジスタＰ８、Ｎチャネル
電界効果トランジスタＮ１０、及びテストの目的で許可
信号を提供するために使用できる出力ノードＮＥを有す
る第４ＣＭＯＳインバータを含む。第３のＣＭＯＳイン
バータのトランジスタＰ５、及びＮ９の制御電極は、ラ
ッチ１４の出力ノード、及び端子ＮＣに接続され、さら
に第４ＣＭＯＳインバータのトランジスタＮθ、及びＮ
ＩＯの制御電極は、第３ＣＭＯＳインバータの出力ノー
ドＮＤに接続される。
第１図に示す集積回路システム、すなわちテスト選択シ
ステムの実施例の動作をより良く理解するために、第２
図のグラフが参照されるが、それは、半導体基板すなわ
ち集積チップＳ上のピンまたはパッドＡＸに印加され、
さらに時間の関数として電圧供給源端子ＶＤＤに印加さ
れる電圧を表示する。テスト選択システムは、集積回路
すなわちメモリＭと共に、基板すなわちチップＳ上に形
成され、さらに、ピンまたはパッドＡＸ及び入力、ある
いは、電圧端子としての電圧供給源端子ＶＤＤを用いる
。集積回路すなわちメモＩＪ　Ｍの標準動作条件の下で
は、ピンまたはパッドＡＸは、集積回路すなわちメモリ
Ｍに対する標準アドレス・ピンとして使用される。第２
図のグラフに示すように、第１図の回路は、曲線Ａで示
すように、端子ＶＤＤ上の公称電圧を３．４ボルトとじ
て設計されている。また第１図の回路は、アドレス・パ
ルス曲線ＡＰで第２図に示すような標準動作中、アドレ
ス・ピンあるいはパッドＡＸに印加される０゜５ボルト
の超過分を有する最も確実な上昇レベル５．５ボルトと
して設計されている。したがって、集積回路すなわちメ
モＩＪ　Ｍの標準動作に対するパワー・アップ中、最も
確実な上昇レベルでも、ピンＡＸ上の電圧によって、電
圧降下タイオードＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５は、そ
れぞれのダイオードには１．１ないし１．２ボルト程度
の電圧降下があるので、ノードＮＡでの電圧が事実上ア
ース・レベル以上に上昇するのを防止する。
テスト・モードで、すなわち、部品の保全性を決定する
ためのユーザの能力を高めるために設計された特別なテ
スト、あるいは測定関数、あるいはアルゴリズムを実施
するためのモードで、第１図の回路を動作するために、
第２図の曲線ＡとＢにより表示された電圧が、それぞれ
電圧供給源端子ＶＤＤ、及びピンまたはパッドＡＸに印
加される。第２図でわかるように、時間ＴＯで、端子Ｖ
ＤＤ及びピンＡＸ上の電圧はＯボルトである。曲線Ｂで
示すように、時間Ｔ１で増加し始め、ピンＡＸ上の電圧
は、時間Ｔ２で７．５ボルトにまで達する。時間Ｔ３で
は、端子ＶＤＤ上の電圧は増加し始め、時間Ｔ４で３．
４ボルトに達する。１マイクロセカンドに等しいかまた
は大きい、はぼＴ２及びＴ３の間の時間で、約１．５ボ
ルトまたはそれ以上の電圧が、Ｎチャネル・トランジス
タのしきい値電圧以上で、そのため、ラッチ条件設定回
路１２のＮチャネル・トランジスタＮ６をオンにするた
めに十分高い制御電圧または許可回路１０のノードＮＡ
に設定される。
制御電圧または許可回路１０におけるＰチャネル・トラ
ンジスタＰ１２の目的は、Ｐチャネル・トランジスタＰ
１のＮウェルが、テスト・モード中浮動できるが、標準
動作中ＶＤＤに充電されるようにすることである。時間
Ｔ１でＰｌ２はオフとなり、Ｎウェル、ＮＨを浮動させ
る。パッドあるいは端子ＡＸは、Ｔ１とＴ２の間で７．
５■に上昇するので、ＮＧは、ＰｌのソースとそのＮウ
ェルで構成されるＰＮダイオードに順バイアスをかけて
上昇する。したがって、Ｎウェル、ＮＨは、ＮＧ−０，
７Ｖに充電し、Ｐチャネル・トランジスタＰ１はオンと
なり、前記のようにＮＡを上昇させる。
ラッチ条件設定回路１２のＮチャネル・トランジスタＮ
６は、７．５ＶのＡＸパッド電位のために、時間Ｔ２で
制御電圧または許可回路１０のノードＮＡからの電圧に
よりオンにされることがわかる。供給電圧ＶＤＤがＴ３
とＴ４の間で上昇すると、ノードＮＢはアースの近くに
保持され、Ｎチャネル・トランジスタＮ８をオフにし、
モしてノードＮＣで電圧が増加する原因となるラッチ１
４のＰチャネルｅトランジスタＰ４をオンにする。ノー
ドＮＣにおける電圧増加は十分に高くなって、Ｎチャネ
ル・トランジスタＮ７をオンにし、さらにラッチのＰチ
ャネル・トランジスタＰ３をオフにして、その結果、そ
の出力電圧を高いか、または論理１ボルトにフリップす
るラッチとなる。したがって、バッファ回路１６の出力
における、すなわちノードＮＥにおける電圧は高くすな
わち論理１ボルトである。ノードＮＥにおける高い電圧
をここで許可信号として使用し、基板すなわちチップＳ
上に形成されたテスト回路を活動化することができる。
第２図のグラフでは、曲線Ａで示すように、時間Ｔ４で
端子ＶＤＤの電圧は３．４ボルトの全電源値に達してい
る。この電圧は、制御電圧または許可回路１０のＰチャ
ネル・トランジスタＰ１の制御電極に印加されるので、
Ｐチャネル・トランジスタＰ１は、バッドＡＸが時間Ｔ
７で標準動作電圧範囲に戻る時、オフになる。これは、
ノードＮＡで電圧が再びＯボルトに落ちる原因となり、
ラッチ条件設定回路１２のＮチャネル・トランジスタＮ
６をオフにする。しかし、時間Ｔ４までに、ラッチ１４
はすでにセットされている。絶縁トランジスタＰ１をオ
フにすることは、制御電圧回路１０を通して電流の漏れ
または、電力損失を最小限にするか、あるいは除くのに
役立ち、さらに、回路追加の結果生じるキャパシタンス
のいかなる増加をも最小にする。時間Ｔ４後、端子ＶＤ
Ｄの電圧が３．４ボルトの最終値で安定できるようにし
て、バッファ回路１６の出力すなわちノードＮＥ電圧が
全論理値１に達するようにして、特定のテスト目的のた
めに使用しようとするどの回路も使」可能にするには、
１またはそれ以上のマイクロセカンドの時間を必要とす
る。電圧安定化のために必要な時間は、電圧供給源のス
ルー・レートと回路の速度に依有する。時間Ｔ５でテス
ト選択システムはテスト・モードにあり、その後、時間
Ｔ６でピンＡＸの７．５ボルトの高い電圧は、第２図の
曲線Ｂで示すように除去され、さらにアトＩ／ス・パル
スＡＰは、第２図に示すように、おおよその時間Ｔ７で
そこに印加される。７．５ボルトの高い電圧が、わずか
数マイクロ秒間、半導体基板すなわちチップＳ上の回路
に印加されるので、回路の要素すなわちトランジスタは
、ピンＡＸにこの電圧を印加することによる劣化または
損傷は受けないことになる。
コンデンサＣは、スプリアス信号、または異質のノイズ
・スパイクまたはグリッチによるラッチ１４の望ましか
らぬフリッピングまたはスイッチングを最小限にしたり
、または除去するために、ラッチ１４への応答を遅くす
るラッチ・ロードとしてラッチ１４の出力すなわちノー
ドＮＣに接続されるのが好ましい。
所望の回路のテストが完了した後、テスト・モードから
の回復は、単に回路の電力を落とすことにより、すなわ
ち端子ＶＤＤからの電圧を除去することにより達成され
る。電力を落とす操作は、ラッチ１４ダ解放し、ピンＡ
Ｘ上の標準動作電圧で電力を上げると、ノードＮＢは荷
電状態になり、Ｎチャネル・トランジスタＮ８を再びオ
ンにし、ラッチのＰチャネル・トランジスタＰ４をオフ
にし、ラッチをその入力すなわちノードＮＢで高くリセ
ットシ、そしてその出力すなわちノードＮＣで低くリセ
ットする。したがって、出力ノードＮＥにおける電圧も
低くなる゛。
バッファ回路１６からのノードＮＥ上の電圧は、回路テ
ストを処理するために、簡単な方法で使用できるけれど
も、より複雑なテストを望む場合は、非常に多くの特定
のオンチップ、あるいは、オンボード・テスト許可信号
のプログラミングを許すための多くのアドレス入力信号
による論理結合を用いてもよい。このより複雑なテスト
は、本発明のシステムの中に、論理回路、たとえば図面
の第３図に示すような０ＭＯ８ＡＮＤ回路１８を組み入
れることにより、本発明のテスト選択システムにより提
供することができる。ＡＮＤ回路１８は、インバータ２
２の入力に接続される出力端を有するＮＡＮＤ回路２０
を含み、インバータ２２は、基板すなわちチップＳ上で
テストされるどんな回路（図示せず）にも接続できる出
力端子Ｔ１を有する。ＮＡＮＤ回路２０は、Ｐチャネル
電界効果トランジスタＰ７、Ｐ８、及びＮチャネル電界
効果トランジスタＮ１１、Ｎ１２を含み、さらに、イン
バータ２２は、Ｐチャネル電界効果トランジスタＰ９及
びＮチャネル電界効果トランジスタＮ１３を含む。第３
図から理解できるように、ＡＮＤ回路１８用の入力部は
、Ｐチャネル・トランジスタＰ７及びＮチャネル・トラ
ンジスタＮ１１の制御電極に接続された、第１図のバッ
ファ回路１６の出力部からの端子ＮＥ１及びＰチャネル
・トランジスタＰ８、及びテスト用ＮＡＮＤ回路２０の
Ｎチャネル・トランジスタＮ１２の電極を制御するため
に、望ましいアドレス入力信号を印加するための端子を
含む。１つの論理回路、ＡＮＤ回路１８のみがバッファ
回路１６の出力ノードＮＥに接続されているように図面
に示したが、複数の論理回路がノードＮＥでＡＮＤ化で
き、追加テストを提供することを理解されたい。
基板あるいは、チップＳ上の回路の電力を降下させるこ
とにより、テスト・モードから回復されることを先に述
べた。しかし、時には基板Ｓ上の回路の電力を降下させ
ないでテスト・モードから回復することが望ましい。電
力降下をさせないでテスト・モードから回復するために
、テスト選択システムは、第４図に示す回路を第、１図
に示す回路に追加することにより変えることができる。
第４図から分かるように、半導体基板すなわち集積回路
チップＳは、そこに接続される他のピンあるいはパッド
ＡＹを含み、そこから第１図に示す制御電圧または許可
回路１０のダイオード・ツリーとほぼ等しいダイオード
・ツリーを有するテスト・モード無許可つまりリリース
回路１０’が接続される。使用禁止回路１０“は、レジ
スタＲ゛に接続された連続的に配置されたダイオードＮ
１“Ｎ２　ｔ、Ｎ３　’、Ｎ４ｔ、Ｎ５°、及びＰチャ
ネル電界効果トランジスタＰ１°を含み、レジスタＲ′
とダイオードＮＳ’はその間の共通点で出力ノードＮＡ
’を形成する。ＣＭＯＳインバータ２４は、出力ノード
ＮＦ１及び出力ノードＮＡ’に接続された入力を有する
Ｐチャネル電界効果トランジスタＰ１０、及びＮチャネ
ル電界効果トランジスタＮ１４を含む。Ｐチャネル電界
効果トランジスタｐＨは、電圧供給源端子ＶＤＤ１及び
第１図のシステムのラッチ条件設定回路１２のＰチャネ
ル・トランジスタＰ２と平行な出力ノードＮＢの間で、
インバータ２４の出力ノードＮＦに接続されているＰチ
ャネル・トランジスタの制御電極に接続される。ピンま
たはパッドＡＹも、ピンまたはパッドＡＸのように、集
積回路すなわちメモリＭに接続されている。
第１図の回路に結合した第４図の使用禁止回路の動作中
、基板Ｓにおける集積回路のすべての所望のテストが完
了した後で、第２図のグラフの中に示す電圧は、ピンま
たはパッドＡＸに対する代りにピンまたはパッドＡＹに
印加される曲線Ｂで示す電圧、及び電圧供給源端子ＶＤ
Ｄに印加される曲線Ｂで示す電圧で印加される。ピンＡ
Ｙに印加された７、５ボルトの高電圧で、インバータ２
４のＮチャネル・トランジスタＮ１４をオンにするため
に十分高い１．５ボルトあるいはそれ以上の制御電圧が
、ノードＮＡ’で発生しノードＮＦを放電し、Ｐチャネ
ル・トランジスタｐＨをオンにする。次に、Ｐチャネル
・トランジスタＰ１１は、ラッチ条件設定回路１２の出
力ノードＮＢを充電して、ラッチ１４をリセットし、そ
のノードＮＣにおける出力は低く、シたがってバッファ
回路の出力ノードＮＥは低いか、あるいは論理値０にあ
る。使用禁止回路１０゛のＰチャネル・トランジスタの
制御電極に印加された第２図の曲線Ａで示す電圧によっ
て、曲線Ｂ上の電圧がその最大値７．５ボルトに達した
後すぐに、電流は非常に短時間だけレジスタＲ“を通っ
て流れ、それによって、再び本発明の回路内の電流の漏
れ、あるいは電力損失はほとんどなくなる。したがって
、このようなラッチ１４リセツトで、集積回路すなわち
メモリＭの標準動作は、基板すなわちチップＳ上に形成
された回路の電力を降下させることなく、再開すること
ができることを理解されたい。
任意の特定の回路設計に使用された電源の電圧、及びイ
ンタフェース・レベルの大きさに依存して、制御電圧の
降下ダイオードＮ１〜Ｎ５の数、及び第４図の使用禁止
回路の降下ダイオードＮｌ’〜Ｎ５“の数が、特定の条
件に適応させるために調整されることを理解されたい。
さらに、所望の場合には、ダイオードＮ１〜Ｎ５及びＮ
１〜Ｎ１３は、Ｐチャネル電界効果トランジスタで作る
ことができ、さらにＰチャネル・トランジスタＰ１及び
Ｐｌｏの代りに、Ｎチャネル電界効果トランジスタを、
そこに印加される適当な電圧極性及び大きさと共に、使
用してもよいことを理解されたい。第１．３、及び４図
に示す０Ｍ０８回路は、Ｐチャネル・トランジスタＰ１
、Ｐｌｏ、ＰＬ２、Ｐ１２′に関連したウェルを除いた
端子ＶＤＤに接続したすべてのウェル、及び制御または
許可回路１０、及び使用禁止または解放回路１０“内の
連続配置を形成するトランジスタに設けられた適当なガ
ード・リングによる、Ｎウェル技術で設計され、０Ｍ０
８回路内のラッチアップを防いだ。
本発明の教示によって、静的ランダム・アクセス・メモ
リ用に使用されるような半導体基板すなわちチップ上の
追加テスト・ピンを必要とせず、したがって半導体回路
パッケージのサイズを増大させずに、モジュール、ある
いはパッケージ・レベルで特別のテスト・モードを選択
することを準備するテスト手順、及び回路が述べられて
いることを理解されたい。本発明により教示された略図
と回路は、たとえば、非同期静的ランダム・アクセス・
メモリ上の既存のピンを使用するために、メモリの標準
動作範囲外の電圧をアドレス・ピンで用いることにより
、パッケージ・レベルから特別のテスト・モードを入力
できるようにし、前記の電圧は、集積回路の標準電圧動
作範囲より高（でも低くてもよい。本発明の回路は、入
力漏れ、あるいは大カキャバシタンスに望ましくない増
加を生ずることはなく、さらに、単に極めて短い時間テ
アドレス・ピン上の過剰電圧を印加するので、この高い
電圧から結果的として生じる信頼度を減少することはな
い。
Ｆ０発明の効果 本発明により、集積回路のための改良されたテスト選択
システムが提供される。
【図面の簡単な説明】
第１図は、主として本発明のテスト選択システムの好ま
しい実施例の回路図である。 第２図は、第１図に示すテスト選択システムのピン、す
なわち端子に印加される電圧のグラフである。 第３図は、第１図に示すテスト選択システムの中に組み
込むことができる論理回路の回路図である。 第４図は、主に第１図に示すテスト選択システムと共に
使用できるテスト・リリース、あるいはテスト使用禁止
回路の回路図である。 １ｏ・・・・制御電圧または許可回路、１２・・・・ラ
ッチ条件設定回路、１４・・・・ラッチ、１６・・・・
バッファ回路、１８・・・・ＡＮＤ回路、２０・・・・
ＮＡＮＤ回路、”２２・・・・インバータ、２４・・・
・ＣＭＯＳインバータ、ＡＸ、ＡＹ・・・・ピン・パッ
ド、Ｎ１〜Ｎ１３、Ｎｌ　“〜Ｎ！５“・・・・ダイオ
ード、ＮＡ１ＮＢ１　ＮＣ，ＮＤ、ＮＥ・・・・ノード
、Ｐ１〜１１・・・・トランジスタ　Ｒ＋・・・・レジ
スタ、Ｓ・・・・集積回路チップ、ｖＤＤ・・・・電圧
供給源端子。

Claims (3)

    【特許請求の範囲】
  1. （１）半導体基板、 前記半導体基板に接続されたピン、 所与の電圧範囲内の第１動作電圧で動作可能な前記ピン
    に接続された集積回路手段、 前記所与の電圧範囲外の第２電圧で動作可能な制御電圧
    を生じる出力端を有する前記ピンに接続された制御電圧
    回路手段、 第１期間中に、前記第２電圧を前記ピンに印加するため
    の手段、 入力端及び出力端を有するラッチ、 前記ラッチの入力端に接続された出力端、及び前記制御
    電圧回路手段の出力からの制御電圧に応じる入力端を有
    するラッチ条件設定回路、 テスト許可端子、 前記ラッチの出力端に接続された入力端、及び前記テス
    ト許可端子に接続された出力端を有するバッファ回路、
    及び 第２期間中に前記第１動作電圧を前記ピンに印加するた
    めの手段 を含むテスト選択システム。
  2. （２）半導体基板、 前記半導体基板に接続されたピン、 前記ピンに接続され、第１電圧で動作できる前記半導体
    基板上に配置された集積回路手段、前記第１電圧より高
    い第２電圧で動作可能な制御パルスを生じるための、前
    記ピンに接続されたテスト選択手段、 第１期間中に、前記第２電圧を前記ピンに印加するため
    の手段、及び、 第２期間中に、前記第１電圧を前記ピンに印加するため
    の手段 を含む集積回路システム。
  3. （３）半導体基板、 前記半導体基板に接続された第１ピン及び第２ピン、 前記第１ピン及び第２のピンに接続され、第１電圧で動
    作可能な前記半導体基板上に配置された集積回路手段、 前記第１電圧より大きな電圧を有する第２電圧で動作可
    能な制御電圧を生じるための、前記第１ピンに接続され
    た第１制御電圧回路手段、 第１の状態に設定される、前記制御電圧に応答するラッ
    チング手段、及び 前記第２電圧で動作可能で、前記ラッチング手段を第２
    状態に設定するために、前記第２ピンに接続されている
    第２制御電圧回路手段 を含む集積回路システム。
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