JPH03126256A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH03126256A JPH03126256A JP1263896A JP26389689A JPH03126256A JP H03126256 A JPH03126256 A JP H03126256A JP 1263896 A JP1263896 A JP 1263896A JP 26389689 A JP26389689 A JP 26389689A JP H03126256 A JPH03126256 A JP H03126256A
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- Japan
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- gallium
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特に高耐圧のバイポーラトラ
ンジスタと高速のＣＭＯＳＦＥＴを共存させたＢｉ−Ｃ
ＭＯ３半導体装置及びその製造方法に関する。
ンジスタと高速のＣＭＯＳＦＥＴを共存させたＢｉ−Ｃ
ＭＯ３半導体装置及びその製造方法に関する。
アナログ回路に適した高耐圧のバイポーラトランジスタ
と、デジタル回路に適した高速のＣＭＯＳＦＥＴを共存
させたＢｊ−ＣＭＯ３半導体装置が、近年広く実用に供
せられている。
と、デジタル回路に適した高速のＣＭＯＳＦＥＴを共存
させたＢｊ−ＣＭＯ３半導体装置が、近年広く実用に供
せられている。
次にがかるＢｉ−ＣＭＯ３半導体装置の従来の構成例及
びその製造方法を、第３図へ〜（１１１に示す製造工程
図を用いて説明する。まず第３図＾に示すように、ｎ型
半導体基板１０１に、縦型ＮＰＮバイポーラトランジス
タ（以下ＮＰＮ−Ｔｒと略称する）と縦型ＰＮＰバイポ
ーラトランジスタ（以下ＰＮＰ−Ｔｒと略称する）及び
Ｐチャネル間Ｏ３ＦＥＴを形成する領域に、アンチモン
による高濃度ｎ型埋込層１０２を形成し、ＮＰＮ−Ｔｒ
の分離領域とＰＮＰ−Ｔｒ及びｎチャネルＭＯＳＦＥＴ
を形成する領域にボロンによるｎ型埋込層１０３を形成
し、更に全領域に亘ってｎ型低濃度エピタキシャル層１
０４を形成する。
びその製造方法を、第３図へ〜（１１１に示す製造工程
図を用いて説明する。まず第３図＾に示すように、ｎ型
半導体基板１０１に、縦型ＮＰＮバイポーラトランジス
タ（以下ＮＰＮ−Ｔｒと略称する）と縦型ＰＮＰバイポ
ーラトランジスタ（以下ＰＮＰ−Ｔｒと略称する）及び
Ｐチャネル間Ｏ３ＦＥＴを形成する領域に、アンチモン
による高濃度ｎ型埋込層１０２を形成し、ＮＰＮ−Ｔｒ
の分離領域とＰＮＰ−Ｔｒ及びｎチャネルＭＯＳＦＥＴ
を形成する領域にボロンによるｎ型埋込層１０３を形成
し、更に全領域に亘ってｎ型低濃度エピタキシャル層１
０４を形成する。
次に第３図（Ｅｌ）に示すように、ｎ型埋込層１０３の
上部にｎ型ウェル１０５を形成し、熱拡散によってＰ型
埋込層１０３と電気的に接続する。
上部にｎ型ウェル１０５を形成し、熱拡散によってＰ型
埋込層１０３と電気的に接続する。
続いて第３１１ｉＪｔｃ＋に示すように、フィールド酸
化膜１０６と、ＮＰＮ−Ｔｒのｎ型ベース領域１０７と
、ＰＮＰ−Ｔｒのｎ型ベース領域１０８と、ゲート酸化
膜１０９と、ゲート電極１１０とを順次形成し、次いで
第３図（Ｄｉに示すように、ｐチャネルＭＯＳＦＥＴの
ソース・ドレイン領域、ＰＮＰ−Ｔｒのコレクタコンタ
クト領域とエミッタ領域、及びＮＰＮ−Ｔｒのベースコ
ンタクト領域となるｎ型高濃度拡散層１１１と、ｎチャ
ネルＭＯＳＦＥＴのソース・ドレイン右頁域、ＮＰＮ−
Ｔｒのコレクタコンタクト領域とエミッタ領域、及びＰ
ＮＰ−Ｔｒのベースコンタクト領域となるｎ型高濃度拡
散層１１２を形成する。次に通常の層間絶縁膜及び配線
層形成工程を経て、Ｂ ｉ −ＣＭＯ３半導体装置を完
成させるようにしている。
化膜１０６と、ＮＰＮ−Ｔｒのｎ型ベース領域１０７と
、ＰＮＰ−Ｔｒのｎ型ベース領域１０８と、ゲート酸化
膜１０９と、ゲート電極１１０とを順次形成し、次いで
第３図（Ｄｉに示すように、ｐチャネルＭＯＳＦＥＴの
ソース・ドレイン領域、ＰＮＰ−Ｔｒのコレクタコンタ
クト領域とエミッタ領域、及びＮＰＮ−Ｔｒのベースコ
ンタクト領域となるｎ型高濃度拡散層１１１と、ｎチャ
ネルＭＯＳＦＥＴのソース・ドレイン右頁域、ＮＰＮ−
Ｔｒのコレクタコンタクト領域とエミッタ領域、及びＰ
ＮＰ−Ｔｒのベースコンタクト領域となるｎ型高濃度拡
散層１１２を形成する。次に通常の層間絶縁膜及び配線
層形成工程を経て、Ｂ ｉ −ＣＭＯ３半導体装置を完
成させるようにしている。
このような構成のＢｉ−ＣＭＯ３半導体装置において、
高耐圧のＮＰＮ−Ｔｒを用いたアナログ回路と高速のＣ
ＭＯＳＦＥＴを用いたデジタル回路を共存させる場合、
ＮＰＮ−Ｔｒの耐圧を高めるために、低濃度のｎ型エピ
タキシャル層１０４の厚さを大きくする必要がある。更
に高濃度のｎ型埋込層１０２の上方への拡、散を抑える
ために、ｎ型ウェル１０５の拡散に高温・長時間の熱工
程を用いることができない。
高耐圧のＮＰＮ−Ｔｒを用いたアナログ回路と高速のＣ
ＭＯＳＦＥＴを用いたデジタル回路を共存させる場合、
ＮＰＮ−Ｔｒの耐圧を高めるために、低濃度のｎ型エピ
タキシャル層１０４の厚さを大きくする必要がある。更
に高濃度のｎ型埋込層１０２の上方への拡、散を抑える
ために、ｎ型ウェル１０５の拡散に高温・長時間の熱工
程を用いることができない。
このためＰ型埋込層１０３とｎ型ウェル１０５を電気的
に接続することが困難になる。もしｎ型埋込層１０３と
ｎ型ウェル１０５が電気的に接続されない場合、あるい
はｎ型埋込層１０３が形成されない場合は、高温・長時
間の熱処理が行えないので、ｎチャネルＭＯＳＦＥＴを
形成するＰ型頭域が浅くなり、パンチスルーや一ラッチ
アップに対する耐性が低下する。
に接続することが困難になる。もしｎ型埋込層１０３と
ｎ型ウェル１０５が電気的に接続されない場合、あるい
はｎ型埋込層１０３が形成されない場合は、高温・長時
間の熱処理が行えないので、ｎチャネルＭＯＳＦＥＴを
形成するＰ型頭域が浅くなり、パンチスルーや一ラッチ
アップに対する耐性が低下する。
またｎ型埋込層１０３とｎ型ウェル１０５を電気的に接
続するために、ｎ型うエル１０５を高濃度化すると、ソ
ース・ドレイーン拡散層１１２との寄生容量が増大し、
ＣＭＯ３回路の高速性が損なわれる。
続するために、ｎ型うエル１０５を高濃度化すると、ソ
ース・ドレイーン拡散層１１２との寄生容量が増大し、
ＣＭＯ３回路の高速性が損なわれる。
一方、Ｐ型埋込層１０３を高濃度化すると、ｎ型とｎ型
の高濃度埋込層１０２．１０３の間の耐圧が低下するた
め、２つの埋込層１０２．１０３を近接して形成できな
くなるので、素子の集積度が低下するという問題点が生
ずる。
の高濃度埋込層１０２．１０３の間の耐圧が低下するた
め、２つの埋込層１０２．１０３を近接して形成できな
くなるので、素子の集積度が低下するという問題点が生
ずる。
本発明は、従来のＢ ｉ −ＣＭＯ３半導体装置におけ
る上記問題点を解決するためになされたもので、高耐圧
のバイポーラトランジスタと、バンチスルー及びラッチ
アップに対する耐性が高（、集積度の高いＣＭＯＳＦＥ
Ｔを共存させた半導体装置及びその製造方法を提供する
ことを目的とする。
る上記問題点を解決するためになされたもので、高耐圧
のバイポーラトランジスタと、バンチスルー及びラッチ
アップに対する耐性が高（、集積度の高いＣＭＯＳＦＥ
Ｔを共存させた半導体装置及びその製造方法を提供する
ことを目的とする。
〔課題を解決するための手段及び作用〕上記問題点を解
決するため、本発明は、半導体基板上にｎ型高濃度埋込
層とｎ型低濃度エピタキシャル層を順次設けた領域に形
成した縦型ＮＰＮバイポーラトランジスタと、前記半導
体基板上に形成したガリウムを不純物とするｎ型埋込層
と該ｎ型埋込層上に設けられたｎ型低濃度エピタキシャ
ル層の上部から拡散形成され前記ｎ型埋込層に電気的に
接続されたボロンを不純物とするｎ型ウェルとを設けた
領域に形成したｎチャネルＭＯＳＦＥＴとで半導体装置
を構成するものである。
決するため、本発明は、半導体基板上にｎ型高濃度埋込
層とｎ型低濃度エピタキシャル層を順次設けた領域に形
成した縦型ＮＰＮバイポーラトランジスタと、前記半導
体基板上に形成したガリウムを不純物とするｎ型埋込層
と該ｎ型埋込層上に設けられたｎ型低濃度エピタキシャ
ル層の上部から拡散形成され前記ｎ型埋込層に電気的に
接続されたボロンを不純物とするｎ型ウェルとを設けた
領域に形成したｎチャネルＭＯＳＦＥＴとで半導体装置
を構成するものである。
一般にガリウムは固溶度が低く、酸化膜中の拡散が極め
て大きいので、半導体装置の不純物としてはあまり用い
られないが、埋込層を形成する不純物として用いる場合
には、それほど濃度を高くする必要がな（、また埋込層
は直接酸化膜とは接しないので、埋込層の形成にガリウ
ムを用いても特に問題は生しない。そしてガリウムはボ
ロンと比べてシリコン中での拡ｌｉｔ係数が大きいので
、比較的低濃度の注入で、高温・長時間の熱工程を用い
なくても厚いＰ壁領域を形成することができる。
て大きいので、半導体装置の不純物としてはあまり用い
られないが、埋込層を形成する不純物として用いる場合
には、それほど濃度を高くする必要がな（、また埋込層
は直接酸化膜とは接しないので、埋込層の形成にガリウ
ムを用いても特に問題は生しない。そしてガリウムはボ
ロンと比べてシリコン中での拡ｌｉｔ係数が大きいので
、比較的低濃度の注入で、高温・長時間の熱工程を用い
なくても厚いＰ壁領域を形成することができる。
したがって本発明において、ガリウムを不純物とするｐ
型埋込層とボロンを不純物とするＰ型ウェルとを用いる
ことにより、高温・長時間の熱工程を要せずに両者の電
気的な接続が容易に得られる。これによりバイポーラト
ランジスタの高耐圧を維持しつつ、パンチスルーやラフ
チアツブに対する耐性が高く集積度の高いＣＭＯＳＦＥ
Ｔを共存させた半導体装置が得られる。
型埋込層とボロンを不純物とするＰ型ウェルとを用いる
ことにより、高温・長時間の熱工程を要せずに両者の電
気的な接続が容易に得られる。これによりバイポーラト
ランジスタの高耐圧を維持しつつ、パンチスルーやラフ
チアツブに対する耐性が高く集積度の高いＣＭＯＳＦＥ
Ｔを共存させた半導体装置が得られる。
次に実施例について説明する。第１図へ〜の）は、本発
明に係る半導体装置及びその製造方法の一実施例を説明
するための製造工程図である。まず第１囚人に示すよう
に、ｐ型半導体基板１に対して、ＮＰＮ−ＴｒとＰＮＰ
−Ｔｒ及びｐチャネルＭＯＳＦＥＴを形成する領域に、
アンチモンによるｎ型高濃度埋込層２を形成し、ＰＮＰ
−Ｔｒを形成する領域に比較的高濃度のボロンによるｐ
型埋込層３を形成する。またＮＰＮ−Ｔｒの分Ｍ領域と
ＰＮＰ−Ｔｒ及びｎチャネルＭＯＳ Ｆ ＥＴを形成す
る領域に、ガリウムのイオン注入によるｐ型埋込層４を
同時に形成し、更に全領域に亘ってｎ型低濃度エピタキ
シャル層５を形成する。この際、後で形成されるＮＰＮ
−Ｔｒのベース傾城との耐圧が高くなるように、低濃度
エピタキシャル層５は十分に厚く形成する。
明に係る半導体装置及びその製造方法の一実施例を説明
するための製造工程図である。まず第１囚人に示すよう
に、ｐ型半導体基板１に対して、ＮＰＮ−ＴｒとＰＮＰ
−Ｔｒ及びｐチャネルＭＯＳＦＥＴを形成する領域に、
アンチモンによるｎ型高濃度埋込層２を形成し、ＰＮＰ
−Ｔｒを形成する領域に比較的高濃度のボロンによるｐ
型埋込層３を形成する。またＮＰＮ−Ｔｒの分Ｍ領域と
ＰＮＰ−Ｔｒ及びｎチャネルＭＯＳ Ｆ ＥＴを形成す
る領域に、ガリウムのイオン注入によるｐ型埋込層４を
同時に形成し、更に全領域に亘ってｎ型低濃度エピタキ
シャル層５を形成する。この際、後で形成されるＮＰＮ
−Ｔｒのベース傾城との耐圧が高くなるように、低濃度
エピタキシャル層５は十分に厚く形成する。
次に第１図（Ｂ）に示すように、ｐ型埋込層４の上部に
、ボロンによるｐ型ウェル６をエピタキシャル層５の上
部からイオン注入によって形成し、熱拡散によってガリ
ウムによるＰ型埋込層４と電気的に接続する。
、ボロンによるｐ型ウェル６をエピタキシャル層５の上
部からイオン注入によって形成し、熱拡散によってガリ
ウムによるＰ型埋込層４と電気的に接続する。
次いで第１図（Ｃ）に示すように、従来と同様に、フィ
ールド酸化膜７．ＮＰＮ−Ｔｒのｐ型ベース領域８．Ｐ
ＮＰ−Ｔｒのｎ型ベース領域９．ゲート酸化膜１０及び
ゲート電極１１を順次形成する。続いて第１図（Ｄ）に
示すように、ｐチャネルＭＯＳＦＥＴのソース・ドレイ
ン領域、ＰＮＰ−Ｔｒのコレクタコンタクト領域とエミ
ッタ領域、及びＮＰＮ−Ｔｒのベースコンタクト領域と
なるｐ型窩濃度拡散層１２を形成し、ｎチャネルＭＯＳ
Ｆ ＥＴのソース・ドレイン領域、ＮＰＮ−Ｔｒのコ
レクタコンタクト領域とエミッタ領域、及びＰＮＰ−Ｔ
ｒのベースコンタクト領域となるｎ型高濃度拡散層１３
を形成する。そして通常の層間絶縁膜及び配線層形成工
程を経て、Ｂｉ−ＣＭＯ３半導体装置を完成させる。
ールド酸化膜７．ＮＰＮ−Ｔｒのｐ型ベース領域８．Ｐ
ＮＰ−Ｔｒのｎ型ベース領域９．ゲート酸化膜１０及び
ゲート電極１１を順次形成する。続いて第１図（Ｄ）に
示すように、ｐチャネルＭＯＳＦＥＴのソース・ドレイ
ン領域、ＰＮＰ−Ｔｒのコレクタコンタクト領域とエミ
ッタ領域、及びＮＰＮ−Ｔｒのベースコンタクト領域と
なるｐ型窩濃度拡散層１２を形成し、ｎチャネルＭＯＳ
Ｆ ＥＴのソース・ドレイン領域、ＮＰＮ−Ｔｒのコ
レクタコンタクト領域とエミッタ領域、及びＰＮＰ−Ｔ
ｒのベースコンタクト領域となるｎ型高濃度拡散層１３
を形成する。そして通常の層間絶縁膜及び配線層形成工
程を経て、Ｂｉ−ＣＭＯ３半導体装置を完成させる。
次に本実施例によって形成された各素子の深さ方向の不
純物濃度分布について、第２図へ〜（Ｃ）を用いて説明
する。なお第２図へ〜（Ｃ）において、実線はｐ型とｎ
型の不純物濃度の差である正味の不純物濃度を示し、破
線はｐ型不純物の濃度を示している。また各不純物濃度
分布曲線における符号は、第１図へ〜の）のＢｉ−ＣＭ
Ｏ５半導体装置において同一符号で示した部分における
不純物濃度を示している。
純物濃度分布について、第２図へ〜（Ｃ）を用いて説明
する。なお第２図へ〜（Ｃ）において、実線はｐ型とｎ
型の不純物濃度の差である正味の不純物濃度を示し、破
線はｐ型不純物の濃度を示している。また各不純物濃度
分布曲線における符号は、第１図へ〜の）のＢｉ−ＣＭ
Ｏ５半導体装置において同一符号で示した部分における
不純物濃度を示している。
第２囚人は、ＮＰＮ−Ｔｒの深さ方向の不純物濃度分布
を示している。ＮＰＮ−Ｔｒにおいては、低濃度のエピ
タキシャル層５が厚く、ｎ型高濃度埋込層２の上方への
拡散が比較的小さいために、ベース・コレクタ接合に電
圧を印加した場合に空乏層がコレクタ側に十分に伸び、
それにより高い耐圧が得られる。
を示している。ＮＰＮ−Ｔｒにおいては、低濃度のエピ
タキシャル層５が厚く、ｎ型高濃度埋込層２の上方への
拡散が比較的小さいために、ベース・コレクタ接合に電
圧を印加した場合に空乏層がコレクタ側に十分に伸び、
それにより高い耐圧が得られる。
第２図（Ｂ）は、ｎチャネルＭＯＳＦＥＴの深さ方向の
不純物濃度分布を示している。ｎチャネルＭＯＳＦＥＴ
においては、ｐ型埋込層４が拡散係数の大きなガリウム
で形成されているため、ピーク濃度が低く、比較的低温
・短時間の熱拡散工程で、厚いエピタキシャル層５を介
しても容易にボロンによるｐ型ウェル６と接続すること
できる。この場合、ｐ型ウェル６とｐ型埋込層４のピー
ク濃度を比較的低くすることができるので、ｎ型ソース
・ドレイン拡散層１３との寄生容量を小さくし、ｐチャ
ネルＭＯＳ Ｆ ＥＴのｎ型高濃度埋込層２との耐圧を
高くすることができる。更にｎチャネルＭＯＳＦＥＴを
形成するｐ壁領域が深く、比較的フラットな濃度分布を
有するので、ラッチアップやバンチスルーに対する耐性
が向上する。
不純物濃度分布を示している。ｎチャネルＭＯＳＦＥＴ
においては、ｐ型埋込層４が拡散係数の大きなガリウム
で形成されているため、ピーク濃度が低く、比較的低温
・短時間の熱拡散工程で、厚いエピタキシャル層５を介
しても容易にボロンによるｐ型ウェル６と接続すること
できる。この場合、ｐ型ウェル６とｐ型埋込層４のピー
ク濃度を比較的低くすることができるので、ｎ型ソース
・ドレイン拡散層１３との寄生容量を小さくし、ｐチャ
ネルＭＯＳ Ｆ ＥＴのｎ型高濃度埋込層２との耐圧を
高くすることができる。更にｎチャネルＭＯＳＦＥＴを
形成するｐ壁領域が深く、比較的フラットな濃度分布を
有するので、ラッチアップやバンチスルーに対する耐性
が向上する。
またガリウムは酸化膜中の拡散が極めて速いので、Ｐ型
ウェル６はボロンを用いて形成し、ｐ型ウェル６の表面
におけるガリウム濃度は、例えばｌＸｌ０Ｉ５／ｃ＋ｄ
以下に十分に低くなるように設定する必要がある。
ウェル６はボロンを用いて形成し、ｐ型ウェル６の表面
におけるガリウム濃度は、例えばｌＸｌ０Ｉ５／ｃ＋ｄ
以下に十分に低くなるように設定する必要がある。
第２図ＦＣ）は、ＰＮＰ−Ｔｒの深さ方向の不純物濃度
分布を示す図である。ＰＮＰ−Ｔｒにおいては、ｐ型ウ
ェル６とｐ型埋込層４を接続したＰ壁領域をコレクタと
して用い、ｎ型高濃度埋込層２によってＰ型半導体基板
１と電気的に分離している。先に述べたように、ｐ型ウ
ェル６とｐ型埋込層４からなるコレクタ領域は、比較的
低濃度でフラットな濃度分布を有するので、ベース・コ
レクタ間に電圧を印加した場合に、空乏層がコレクタ領
域に十分に広がり高い耐圧が得られる。
分布を示す図である。ＰＮＰ−Ｔｒにおいては、ｐ型ウ
ェル６とｐ型埋込層４を接続したＰ壁領域をコレクタと
して用い、ｎ型高濃度埋込層２によってＰ型半導体基板
１と電気的に分離している。先に述べたように、ｐ型ウ
ェル６とｐ型埋込層４からなるコレクタ領域は、比較的
低濃度でフラットな濃度分布を有するので、ベース・コ
レクタ間に電圧を印加した場合に、空乏層がコレクタ領
域に十分に広がり高い耐圧が得られる。
更に図示のように、比較的高濃度のボロンによるＰ型埋
込層３を形成すると、ボロンはＰ型埋込層４を形成する
ガリウムと比較して拡散係数が小さいので、ｐ型半導体
基板１とエピタキシャル層５の境界付近からあまり拡散
せず、コレクタの深い位置で比較的高濃度のｐ壁領域を
形成する。このためコレクタ・ベース間の耐圧を大きく
低下させることなくコレクタ抵抗を低減し、ＰＮＰ−Ｔ
ｒの性能を向上させることができる。
込層３を形成すると、ボロンはＰ型埋込層４を形成する
ガリウムと比較して拡散係数が小さいので、ｐ型半導体
基板１とエピタキシャル層５の境界付近からあまり拡散
せず、コレクタの深い位置で比較的高濃度のｐ壁領域を
形成する。このためコレクタ・ベース間の耐圧を大きく
低下させることなくコレクタ抵抗を低減し、ＰＮＰ−Ｔ
ｒの性能を向上させることができる。
以上実施例に基づいて説明したように、本発明によれば
、ガリウムを不純物とするＰ型埋込層とボロンを不純物
とするｐ型ウェルを用いているので、高耐圧のバイポー
ラトランジスタとパンチスルーやラッチアップに対する
耐性が高く集積度の高いＣＭＯＳＦＥＴを共存させた半
導体装置を容易に提供することができる。
、ガリウムを不純物とするＰ型埋込層とボロンを不純物
とするｐ型ウェルを用いているので、高耐圧のバイポー
ラトランジスタとパンチスルーやラッチアップに対する
耐性が高く集積度の高いＣＭＯＳＦＥＴを共存させた半
導体装置を容易に提供することができる。
第１図へ〜の）は、本発明に係る半導体装置及びその製
造方法の一実施例を説明するための製造工程図、第２図
へ〜（Ｃ）は、第１図へ〜の）に示した工程により得ら
れた半導体装置における各素子の深さ方向の不純物濃度
分布を示す図、第３図へ〜（Ｄ）は、従来の半導体装置
の製造工程の一例を示す図である。 図において、１はＰ型半導体基板、２はｎ型高濃度埋込
層、３．４はｐ型埋込層、５はｎ型低濃度エピタキシャ
ル層、６はｐ型ウェル、７はフィールド酸化膜、８はＰ
型ベース領域、９はｎ型ベース領域、１０はゲート酸化
膜、１１はゲート電極、１２はｐ型高濃度拡ｖ１．層、
１３はｎ型高濃度拡散層を示す。 深さ □ 深さ −ｍ−
造方法の一実施例を説明するための製造工程図、第２図
へ〜（Ｃ）は、第１図へ〜の）に示した工程により得ら
れた半導体装置における各素子の深さ方向の不純物濃度
分布を示す図、第３図へ〜（Ｄ）は、従来の半導体装置
の製造工程の一例を示す図である。 図において、１はＰ型半導体基板、２はｎ型高濃度埋込
層、３．４はｐ型埋込層、５はｎ型低濃度エピタキシャ
ル層、６はｐ型ウェル、７はフィールド酸化膜、８はＰ
型ベース領域、９はｎ型ベース領域、１０はゲート酸化
膜、１１はゲート電極、１２はｐ型高濃度拡ｖ１．層、
１３はｎ型高濃度拡散層を示す。 深さ □ 深さ −ｍ−
Claims (1)
- 【特許請求の範囲】 １、半導体基板上にｎ型高濃度埋込層とｎ型低濃度エピ
タキシャル層を順次設けた領域に形成した縦型ＮＰＮバ
イポーラトランジスタと、前記半導体基板上に形成した
ガリウムを不純物とするｐ型埋込層と該ｐ型埋込層上に
設けられたｎ型低濃度エピタキシャル層の上部から拡散
形成され前記ｐ型埋込層に電気的に接続されたボロンを
不純物とするｐ型ウェルとを設けた領域に形成したｎチ
ャネルＭＯＳＦＥＴとを有することを特徴とする半導体
装置。 ２、前記請求項１記載の半導体装置において、更に前記
半導体基板上に形成したガリウム及びボロンを不純物と
するｐ型埋込層と、該ｐ型埋込層上に設けられたｎ型低
濃度エピタキシャル層の上部から拡散形成され前記ｐ型
埋込層に電気的に接続されたボロンを不純物とするｐ型
ウェルとを備えた領域に形成した縦型ＰＮＰバイポーラ
トランジスタを有することを特徴とする半導体装置。 ３、前記ｎチャネルＭＯＳＦＥＴを形成したｐ型ウェル
領域の表面におけるガリウムの濃度が１×１０＾１＾５
／ｃｍ＾３以下であることを特徴とする請求項１又は２
記載の半導体装置。 ４、前記請求項２記載の半導体装置において、前記ｎチ
ャネルＭＯＳＦＥＴを形成する領域のガリウムを不純物
とするｐ型埋込層、及び前記縦型ＰＮＰバイポーラトラ
ンジスタを形成する領域のｐ型埋込層のうちガリウムを
不純物とするｐ型埋込層は、前記半導体基板にガリウム
を同時に注入して形成することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263896A JPH03126256A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1263896A JPH03126256A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03126256A true JPH03126256A (ja) | 1991-05-29 |
Family
ID=17395762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1263896A Pending JPH03126256A (ja) | 1989-10-12 | 1989-10-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03126256A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150699A (en) * | 1997-03-03 | 2000-11-21 | Nec Corporation | Tri-voltage Bi-CMOS semiconductor device |
-
1989
- 1989-10-12 JP JP1263896A patent/JPH03126256A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150699A (en) * | 1997-03-03 | 2000-11-21 | Nec Corporation | Tri-voltage Bi-CMOS semiconductor device |
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