JPH03165522A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03165522A JPH03165522A JP1305228A JP30522889A JPH03165522A JP H03165522 A JPH03165522 A JP H03165522A JP 1305228 A JP1305228 A JP 1305228A JP 30522889 A JP30522889 A JP 30522889A JP H03165522 A JPH03165522 A JP H03165522A
- Authority
- JP
- Japan
- Prior art keywords
- type
- emitter
- channel
- mosfet
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置、特にＭＯＳＦＥＴとバイポーラ
トランジスタとが同一基板上に混在する半導体装置に関
する。
トランジスタとが同一基板上に混在する半導体装置に関
する。
〔従来の技術］
縦型ＮＰＮバイポーラトランジスタと、ＮチャンネルＭ
ＯＳＦＥＴとを同一基板上に形成した従来の半導体装置
の構造断面図を第３図に示す。
ＯＳＦＥＴとを同一基板上に形成した従来の半導体装置
の構造断面図を第３図に示す。
ＮチャンネルＭＯＳＦＥＴは、Ｐ型シリコン基板１の表
面に形成されたゲート酸化膜２、ゲート電極３、ソース
、ドレイン４により構成されている。隣合うＮチャンネ
ルＭＯＳＦＥＴとは素子分離膜５及びＰ型不純物よりな
るチャンネルストッパ６により分離されている。
面に形成されたゲート酸化膜２、ゲート電極３、ソース
、ドレイン４により構成されている。隣合うＮチャンネ
ルＭＯＳＦＥＴとは素子分離膜５及びＰ型不純物よりな
るチャンネルストッパ６により分離されている。
縦型ＮＰＮバイポーラトランジスタは、Ｐ型シリコン基
板１内に形成されたＮ型ウェル７の表面に形成された、
Ｐ型不純物よりなるベース領域８゜ペース内の基板表面
に形成されたＮ型不純物よりなるエミッタ領域９．コレ
クタの電位引出し部１０により構成されている。
板１内に形成されたＮ型ウェル７の表面に形成された、
Ｐ型不純物よりなるベース領域８゜ペース内の基板表面
に形成されたＮ型不純物よりなるエミッタ領域９．コレ
クタの電位引出し部１０により構成されている。
バイポーラトランジスタは微細化のためにエミッタ領域
９が素子分離膜５に接する、いわゆる、ウォールド・エ
ミッタ構造を取っている。
９が素子分離膜５に接する、いわゆる、ウォールド・エ
ミッタ構造を取っている。
［発明が解決しようとする課題］
ウォールド・エミッタ構造の場合、ベース領域の濃度の
薄い部分とエミッタ領域が重なっているため、エミッタ
とコレクタ間のバンチスルー耐圧が低下してしまうとい
う問題点を有していた。
薄い部分とエミッタ領域が重なっているため、エミッタ
とコレクタ間のバンチスルー耐圧が低下してしまうとい
う問題点を有していた。
そこで、本発明はこのような課題を解決しようとするも
ので、その目的とするところは、半導体基板の一表面に
、ＭＯＳＦＥＴと縦型バイポーラトランジスタとが形成
されており、前記縦型バイポーラトランジスタのエミッ
タ領域の少なくとも一部分が素子分離膜と接している半
導体装置において、エミッタとコレクタ間のバンチスル
ー耐圧が低下しない半導体装置を提供するところにある
。
ので、その目的とするところは、半導体基板の一表面に
、ＭＯＳＦＥＴと縦型バイポーラトランジスタとが形成
されており、前記縦型バイポーラトランジスタのエミッ
タ領域の少なくとも一部分が素子分離膜と接している半
導体装置において、エミッタとコレクタ間のバンチスル
ー耐圧が低下しない半導体装置を提供するところにある
。
［課題を解決するための手段］
本発明の半導体装置は、半導体基板の一表面に、ＭＯＳ
ＦＥＴと縦型バイポーラトランジスタとが形成されてお
り、前記縦型バイポーラトランジスタのエミッタ領域の
少なくとも一部分が素子分離膜と接している半導体装置
において、前記エミッタ領域と接している前記素子分ｌ
ｌ１ｊＩＯ下には、ＭＯＳＦＥＴ部のチャンネルストッ
パと同時°に形成された、ベース領域と同一導電型の不
純物層が形成されていることを特徴とする。
ＦＥＴと縦型バイポーラトランジスタとが形成されてお
り、前記縦型バイポーラトランジスタのエミッタ領域の
少なくとも一部分が素子分離膜と接している半導体装置
において、前記エミッタ領域と接している前記素子分ｌ
ｌ１ｊＩＯ下には、ＭＯＳＦＥＴ部のチャンネルストッ
パと同時°に形成された、ベース領域と同一導電型の不
純物層が形成されていることを特徴とする。
［実施例］
以下、本発明の実施例を図面により詳細に説明する。
第１図は、本発明による半導体装置の構造断面図であり
、ウォールド・エミッタ構造を有する縦型ＮＰＮバイポ
ーラトランジスタとＮチャンネルＭＯ８ＦＥＴとを同一
基板上に形成したＢｉＣＭＯ８構造の半導体装置である
。
、ウォールド・エミッタ構造を有する縦型ＮＰＮバイポ
ーラトランジスタとＮチャンネルＭＯ８ＦＥＴとを同一
基板上に形成したＢｉＣＭＯ８構造の半導体装置である
。
ＮチャンネルＭＯ８ＦＥＴは、Ｐ型シリコン基板１の表
面に形成されたゲート酸化膜２、ゲート電極３、ソース
、ドレイン４により構成されている。隣合うＮチャンネ
ルＭＯ８ＦＥＴとは素子分離膜５及びＰ型不純物よりな
るチャンネルストッパ６により分離されている。
面に形成されたゲート酸化膜２、ゲート電極３、ソース
、ドレイン４により構成されている。隣合うＮチャンネ
ルＭＯ８ＦＥＴとは素子分離膜５及びＰ型不純物よりな
るチャンネルストッパ６により分離されている。
縦型ＮＰＮバイポーラトランジスタは、Ｐ型シリコン基
板１内に形成されたＮ型ウェル７の表面に形成された、
Ｐ型不純物よりなるベース領域８゜ベース内の基板表面
に形成されたＮ型不純物よりなるエミッタ領域９．コレ
クタの電位引出し部１０により構成されている。エミッ
タ領域９が接している素子分ｌｍ１１１５の下部には、
ＮチャンネルＭＯ８ＦＥＴ部のチャンネルストッパ６と
同時に形成された、ベース領域と同一導電型のＰ型不純
物層６が形成されている。
板１内に形成されたＮ型ウェル７の表面に形成された、
Ｐ型不純物よりなるベース領域８゜ベース内の基板表面
に形成されたＮ型不純物よりなるエミッタ領域９．コレ
クタの電位引出し部１０により構成されている。エミッ
タ領域９が接している素子分ｌｍ１１１５の下部には、
ＮチャンネルＭＯ８ＦＥＴ部のチャンネルストッパ６と
同時に形成された、ベース領域と同一導電型のＰ型不純
物層６が形成されている。
次に、本発明の半導体装置の製造方法の一実施例を第２
図（ａ）〜（ｄ）に基づき説明する。
図（ａ）〜（ｄ）に基づき説明する。
まず、第２図（ａ）の様に、ＮＰＮバイポーラトランジ
スタを形成する領域のＰ型シリコン基板１内に、リンイ
オンを１２０ＫｅＶのエネルギーでＩ Ｘ １０”／ｃ
ｄイオン打ち込みすることでＮ型ウェル２を形成する。
スタを形成する領域のＰ型シリコン基板１内に、リンイ
オンを１２０ＫｅＶのエネルギーでＩ Ｘ １０”／ｃ
ｄイオン打ち込みすることでＮ型ウェル２を形成する。
次に、基板全面に５ｉ０２１１１１およびシリコン窒化
［１２を形成し、素子分離膜を形成する部分をレジスト
パターンを用いたエツチングにより除去する。そして、
前記シリコン窒化膜１２およびフォトレジスト１３をマ
スクとして、隣合うＮチャンネルＭＯ３ＦＥＴ間の分離
領域およびバイポーラトランジスタのエミッタとベース
が重なり合う領域に、ボロンのイオンを３０ＫｅＶのエ
ネルギーで１０”／ｃｄ〜１０口／ｃｄ打ち込み、Ｎチ
ャンネルＭＯ３ＦＥＴのチャンネルストッパおよびバイ
ポーラトランジスタのエミッタとコレクタ間のバンチス
ルー耐圧を高めるためのＰ型不純物層６を形成する。こ
の状態を第２図（ｂ）に示す。
［１２を形成し、素子分離膜を形成する部分をレジスト
パターンを用いたエツチングにより除去する。そして、
前記シリコン窒化膜１２およびフォトレジスト１３をマ
スクとして、隣合うＮチャンネルＭＯ３ＦＥＴ間の分離
領域およびバイポーラトランジスタのエミッタとベース
が重なり合う領域に、ボロンのイオンを３０ＫｅＶのエ
ネルギーで１０”／ｃｄ〜１０口／ｃｄ打ち込み、Ｎチ
ャンネルＭＯ３ＦＥＴのチャンネルストッパおよびバイ
ポーラトランジスタのエミッタとコレクタ間のバンチス
ルー耐圧を高めるためのＰ型不純物層６を形成する。こ
の状態を第２図（ｂ）に示す。
次に、第２図（Ｃ）の様に、シリコン窒化膜１２を除い
た部分に、熱酸化により素子分離膜５を約１μｍ形成し
、その後、シリコン窒化膜を除去する。
た部分に、熱酸化により素子分離膜５を約１μｍ形成し
、その後、シリコン窒化膜を除去する。
次に、第２図（ｄ）の様に、ゲート絶縁膜２を形成後、
ＮＰＮバイポーラトランジスタのベース領域８及びエミ
ッタ領域９を形成する。ベース領域８は、ボロンイオン
を３５ＫｅＶでＩＸＩＱｚ／ｃｄ打ち込み形成し、エミ
ッタ９は砒素イオンを８０ Ｋ ｅ Ｖで１×１０１ｅ
／ｃ！Ｉｌ打ち込み形成する。
ＮＰＮバイポーラトランジスタのベース領域８及びエミ
ッタ領域９を形成する。ベース領域８は、ボロンイオン
を３５ＫｅＶでＩＸＩＱｚ／ｃｄ打ち込み形成し、エミ
ッタ９は砒素イオンを８０ Ｋ ｅ Ｖで１×１０１ｅ
／ｃ！Ｉｌ打ち込み形成する。
形成されたベースの深さは約０．３μｍであり、エミッ
タの深さは約０．１５μｍである。
タの深さは約０．１５μｍである。
その後は、通常の０ＭＯ８形成プロセスを通して、縦型
ＮＰＮバイポーラトランジスタ及びＮチャンネルＭＯ３
ＦＥＴを形成し、第１図に示す、本発明の実施例の構造
を得ることができる。
ＮＰＮバイポーラトランジスタ及びＮチャンネルＭＯ３
ＦＥＴを形成し、第１図に示す、本発明の実施例の構造
を得ることができる。
本実施例は、バイポーラトランジスタがＮＰＮバイポー
ラトランジスタである場合について述べたが、ＰＮＰバ
イポーラトランジスタの場合についても不純物タイプを
入れ換えることにより適用できる。
ラトランジスタである場合について述べたが、ＰＮＰバ
イポーラトランジスタの場合についても不純物タイプを
入れ換えることにより適用できる。
［発明の効果］
以上述べたように、本発明によれば、いわゆる、ウォー
ルド・エミッタ構造のバイポーラトランジスタの時、エ
ミッタとコレクタ間のバンチスルー耐圧が下がらないと
いう多大な効果を有する。
ルド・エミッタ構造のバイポーラトランジスタの時、エ
ミッタとコレクタ間のバンチスルー耐圧が下がらないと
いう多大な効果を有する。
第１図は、本発明の半導体装置の構造を示す断面図であ
る。 第２図（ａ）〜（ｄ）は、本発明の半導体装置の製造方
法の一実施例を示す図である。 第３図は、従来の半導体装置の構造を示す断面図である
。 １・・・Ｐ型シリコン基板 ２・・・ゲート酸化膜 ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ １０ ・ ｌ １ ・ １２ ・ １３ ・ 以 ・ゲート電極 ・ＮチャンネルＭＯ３ＦＥＴのソース。 ドレイン ・素子分離膜 ・Ｐ型不純物層 ・Ｎ型ウェル ・ペース領域 ・エミッタ領域 ・コレクタの電極引出し領域 ・５ｉ０２１１ｉ ・シリコン窒化膜 ・フォトレジスト 上
る。 第２図（ａ）〜（ｄ）は、本発明の半導体装置の製造方
法の一実施例を示す図である。 第３図は、従来の半導体装置の構造を示す断面図である
。 １・・・Ｐ型シリコン基板 ２・・・ゲート酸化膜 ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ １０ ・ ｌ １ ・ １２ ・ １３ ・ 以 ・ゲート電極 ・ＮチャンネルＭＯ３ＦＥＴのソース。 ドレイン ・素子分離膜 ・Ｐ型不純物層 ・Ｎ型ウェル ・ペース領域 ・エミッタ領域 ・コレクタの電極引出し領域 ・５ｉ０２１１ｉ ・シリコン窒化膜 ・フォトレジスト 上
Claims (1)
- 半導体基板の一表面に、ＭＯＳＦＥＴと縦型バイポー
ラトランジスタとが形成されており、前記縦型バイポー
ラトランジスタのエミッタ領域の少なくとも一部分が素
子分離膜と接している半導体装置において、前記エミッ
タ領域と接している前記素子分離膜の下には、ＭＯＳＦ
ＥＴ部のチャンネルストッパと同時に形成された、ベー
ス領域と同一導電型の不純物層が形成されていることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305228A JPH03165522A (ja) | 1989-11-25 | 1989-11-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1305228A JPH03165522A (ja) | 1989-11-25 | 1989-11-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03165522A true JPH03165522A (ja) | 1991-07-17 |
Family
ID=17942578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1305228A Pending JPH03165522A (ja) | 1989-11-25 | 1989-11-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03165522A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851863A (en) * | 1995-04-07 | 1998-12-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1989
- 1989-11-25 JP JP1305228A patent/JPH03165522A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5851863A (en) * | 1995-04-07 | 1998-12-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030168712A1 (en) | Semiconductor device having dual isolation structure and method of fabricating the same | |
| JPH0366133A (ja) | ベース接点が垂直な浅いトレンチ型バイポーラ・トランジスタを有するＢｉＣＭＯＳ集積回路 | |
| JPH10214907A (ja) | 半導体装置およびその製造方法 | |
| JP3186043B2 (ja) | 半導体装置の製造方法 | |
| JP3097092B2 (ja) | Ｂｉ―ＣＭＯＳ集積回路およびその製造方法 | |
| JPH0557741B2 (ja) | ||
| JPH01272163A (ja) | 半導体装置の製造方法 | |
| KR100482950B1 (ko) | 반도체소자 및 그 제조방법 | |
| JPH03165522A (ja) | 半導体装置 | |
| US6337252B1 (en) | Semiconductor device manufacturing method | |
| JPH03227054A (ja) | Ｃｍｏｓプロセスとコンパチブルな相補型バイポーラ・トランジスタ | |
| JP3327658B2 (ja) | 縦型バイポーラトランジスタの製造方法 | |
| JP3902412B2 (ja) | 半導体装置の製造方法 | |
| JPS63175463A (ja) | バイｍｏｓ集積回路の製造方法 | |
| KR100571423B1 (ko) | 바이씨모스 소자의 바이폴라 트랜지스터 및 그 제조 방법 | |
| WO1994027324A1 (en) | A lateral bipolar transistor with variable base width and a method for controlling the base width | |
| JPH0387059A (ja) | 半導体集積回路及びその製造方法 | |
| JPH05129535A (ja) | 半導体集積回路とその製造方法 | |
| JPH04218972A (ja) | Ｄｍｏｓを含む半導体装置の製造方法 | |
| JPH0479362A (ja) | 半導体装置 | |
| JPH02102541A (ja) | 半導体装置 | |
| JPH04243159A (ja) | 半導体装置の製造方法 | |
| JPH07153860A (ja) | 半導体集積回路装置の製造方法 | |
| JPS61182253A (ja) | 半導体集積回路装置の製造方法 | |
| JPH02106961A (ja) | 半導体装置 |