JPH0645533A - Ｃｍｏｓ型電界効果半導体装置およびその製造方法 - Google Patents
Ｃｍｏｓ型電界効果半導体装置およびその製造方法Info
- Publication number
- JPH0645533A JPH0645533A JP4195755A JP19575592A JPH0645533A JP H0645533 A JPH0645533 A JP H0645533A JP 4195755 A JP4195755 A JP 4195755A JP 19575592 A JP19575592 A JP 19575592A JP H0645533 A JPH0645533 A JP H0645533A
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- Japan
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- well
- field effect
- insulating layer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】ＣＯＭＳ型電界効果半導体装置において、寄生
バイポーラトランジスタの発生に起因するラッチアップ
現象を防止する。 【構成】Ｎ型半導体基板１に形成されたＰ型ウエル２の
内部に絶縁層１１を形成する。またこの絶縁層は酸素原
子もしくは窒素原子をウエル内にイオン注入して形成す
ることができる。
バイポーラトランジスタの発生に起因するラッチアップ
現象を防止する。 【構成】Ｎ型半導体基板１に形成されたＰ型ウエル２の
内部に絶縁層１１を形成する。またこの絶縁層は酸素原
子もしくは窒素原子をウエル内にイオン注入して形成す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ型電界効果半導
体装置およびその製造方法に係わり、特にシリコン単結
晶基板を用いたＣＭＯＳ型電界効果半導体装置のラッチ
アップ対策に関する。
体装置およびその製造方法に係わり、特にシリコン単結
晶基板を用いたＣＭＯＳ型電界効果半導体装置のラッチ
アップ対策に関する。
【０００２】
【従来の技術】図２に従来のＣＭＯＳトランジスタを示
す。Ｎ型シリコン基板１にＰ型ソース領域５、Ｐ型ドレ
イン領域６、基板コンタクト用のＮ型層７が形成され、
またソース、ドレイン領域間のチャンネル領域上にゲー
ト絶縁膜２１を介してゲート電極４が形成されてＰチャ
ンネル型ＭＯＳトランジスタを構成している。一方、Ｎ
型シリコン基板１にフィールド酸化膜３で区画されたＰ
型ウエル２が形成され、そこにＮ型ソース領域８、Ｎ型
ドレイン領域９、ウエルコンタクト用のＰ型層１０が形
成され、またソース、ドレイン領域間のチャンネル領域
上にゲート絶縁膜２１を介してゲート電極４が形成され
てＮチャンネル型ＭＯＳトランジスタを構成している。
す。Ｎ型シリコン基板１にＰ型ソース領域５、Ｐ型ドレ
イン領域６、基板コンタクト用のＮ型層７が形成され、
またソース、ドレイン領域間のチャンネル領域上にゲー
ト絶縁膜２１を介してゲート電極４が形成されてＰチャ
ンネル型ＭＯＳトランジスタを構成している。一方、Ｎ
型シリコン基板１にフィールド酸化膜３で区画されたＰ
型ウエル２が形成され、そこにＮ型ソース領域８、Ｎ型
ドレイン領域９、ウエルコンタクト用のＰ型層１０が形
成され、またソース、ドレイン領域間のチャンネル領域
上にゲート絶縁膜２１を介してゲート電極４が形成され
てＮチャンネル型ＭＯＳトランジスタを構成している。
【０００３】このようなＣＭＯＳトランジスタは、シリ
コン単結晶基板を用いたＬＳＩの高集積化に伴ない微細
化する傾向がある。しかしながら、微細化が進むと、寄
生バイポーラトランジスタ１７，１８と抵抗１６，１９
による寄生トランジスタ作用が大きくなり、ラッチアッ
プ現象が発生しやすくなる。そしてこのラッチアップ現
象によりＣＭＯＳトラジスタは誤動作を起し、最悪の場
合はデバイスが破壊されてしまうおそれもある。
コン単結晶基板を用いたＬＳＩの高集積化に伴ない微細
化する傾向がある。しかしながら、微細化が進むと、寄
生バイポーラトランジスタ１７，１８と抵抗１６，１９
による寄生トランジスタ作用が大きくなり、ラッチアッ
プ現象が発生しやすくなる。そしてこのラッチアップ現
象によりＣＭＯＳトラジスタは誤動作を起し、最悪の場
合はデバイスが破壊されてしまうおそれもある。
【０００４】従来のラッチアップ防止技術の中で広く使
われているのは、図３で示すようなエピタキシャル基板
（以下、エピウェーハ、と称す）を用いた方法である。
尚、図３において図２と同一の機能の箇所は同一の符号
で示してある。
われているのは、図３で示すようなエピタキシャル基板
（以下、エピウェーハ、と称す）を用いた方法である。
尚、図３において図２と同一の機能の箇所は同一の符号
で示してある。
【０００５】図３（Ａ）のラッチアップ対策用のエピウ
ェーハは、Ｎ+ 型シリコン基板２０の表面にシリコンを
エピタキシャル成長させて不純物濃度が低いＮ型のエピ
層１５を形成したウェーハである。このエピ層１５の表
面に、図３（Ｂ）に示すように、ＣＭＯＳトランジスタ
を形成することによって、横型寄生バイポーラトラジス
タ１７のＮ+ 型シリコン基板２０に存在するベース抵抗
１６の抵抗値が低くなり、そのベースとエミッタ間のバ
イアス（順バイアス）が低下する。この為、横型寄生バ
イポーラトラジスタ１７がＯＮしにくくなり、雑音電流
やリーク電流発生時等に起こりやすいこの横型寄生バイ
ポーラトラジスタ１７によるラッチアップ現象の発生を
防止できる。
ェーハは、Ｎ+ 型シリコン基板２０の表面にシリコンを
エピタキシャル成長させて不純物濃度が低いＮ型のエピ
層１５を形成したウェーハである。このエピ層１５の表
面に、図３（Ｂ）に示すように、ＣＭＯＳトランジスタ
を形成することによって、横型寄生バイポーラトラジス
タ１７のＮ+ 型シリコン基板２０に存在するベース抵抗
１６の抵抗値が低くなり、そのベースとエミッタ間のバ
イアス（順バイアス）が低下する。この為、横型寄生バ
イポーラトラジスタ１７がＯＮしにくくなり、雑音電流
やリーク電流発生時等に起こりやすいこの横型寄生バイ
ポーラトラジスタ１７によるラッチアップ現象の発生を
防止できる。
【０００６】
【発明が解決しようとする課題】ＣＭＯＳトランジスタ
のラッチアップ対策として広く用いられている上記エピ
ウェーハの技術は、エピウェーハが一般的に通常のシリ
コン単結晶基板に比べ２倍以上の高値であるという問題
がある。またウェル形成時の高温長時間の熱処理で高濃
度基板の不純物がエピ層に拡散してしまう等の問題があ
る。
のラッチアップ対策として広く用いられている上記エピ
ウェーハの技術は、エピウェーハが一般的に通常のシリ
コン単結晶基板に比べ２倍以上の高値であるという問題
がある。またウェル形成時の高温長時間の熱処理で高濃
度基板の不純物がエピ層に拡散してしまう等の問題があ
る。
【０００７】
【課題を解決するための手段】本発明の特徴は、第１導
電型の半導体基板と、前記半導体基板に形成された第２
導電型のウエル領域と、前記半導体基板の第１導電型領
域に形成された第２導電型チャンネルの電界効果トラン
ジスタと、前記ウエル内に形成された第１導電型チャン
ネルの電界効果トランジスタとを有するＣＭＯＳ型電界
効果半導体装置において、前記第１導電型チャンネルの
電界効果トランジスタのソース、ドレイン領域よりも深
い前記ウエル内の箇所にシリコン酸化膜もしくはシリコ
ン窒化膜等の絶縁層が形成されているＣＭＯＳ型電界効
果半導体装置にある。この絶縁層は前記ウエルの底部に
形成されていることが好ましい。
電型の半導体基板と、前記半導体基板に形成された第２
導電型のウエル領域と、前記半導体基板の第１導電型領
域に形成された第２導電型チャンネルの電界効果トラン
ジスタと、前記ウエル内に形成された第１導電型チャン
ネルの電界効果トランジスタとを有するＣＭＯＳ型電界
効果半導体装置において、前記第１導電型チャンネルの
電界効果トランジスタのソース、ドレイン領域よりも深
い前記ウエル内の箇所にシリコン酸化膜もしくはシリコ
ン窒化膜等の絶縁層が形成されているＣＭＯＳ型電界効
果半導体装置にある。この絶縁層は前記ウエルの底部に
形成されていることが好ましい。
【０００８】本発明の他の特徴は、第１導電型の半導体
基板に第２導電型のウエル領域を形成し、イオン注入法
により酸素イオンもしくは窒素イオンを前記ウエル領域
内にドーピングして前記ウエルの内部に絶縁層を形成す
るＣＭＯＳ型電界効果半導体装置の製造方法にある。
基板に第２導電型のウエル領域を形成し、イオン注入法
により酸素イオンもしくは窒素イオンを前記ウエル領域
内にドーピングして前記ウエルの内部に絶縁層を形成す
るＣＭＯＳ型電界効果半導体装置の製造方法にある。
【０００９】
【実施例】次に図面を参照して本発明を説明する。図１
は本発明の一実施例を示す断面図である。
は本発明の一実施例を示す断面図である。
【００１０】Ｎ型シリコン基板１にフィールド酸化膜３
で区画されたＰ型ウエル２を形成し、酸素イオンおよび
窒素イオンを高エネルギーでＰ型ウエル２の内部にイオ
ン注入し、その後の高温長時間の熱処理によりＰ型ウエ
ル２の底面部分に絶縁層１１として形成する。
で区画されたＰ型ウエル２を形成し、酸素イオンおよび
窒素イオンを高エネルギーでＰ型ウエル２の内部にイオ
ン注入し、その後の高温長時間の熱処理によりＰ型ウエ
ル２の底面部分に絶縁層１１として形成する。
【００１１】良好な絶縁層１１を形成するための条件
は、高ドーズ量でのイオン注入とその後の高温長時間の
熱処理が必要である。
は、高ドーズ量でのイオン注入とその後の高温長時間の
熱処理が必要である。
【００１２】そこで面方位（１００）のシリコン単結晶
基板に酸素イオンを室温で、注入量１．５×１０18／ｃ
ｍ2 、加速エネルギー２５０ｋｅＶでイオン注入し、そ
の後に１２５０℃の温度で１２時間の熱処理を行った結
果、シリコン原子：酸素原子の組成比が１：２（ＳｉＯ
2 ）に近い良好なシリコン酸化膜が絶縁層１１としてが
得られた。
基板に酸素イオンを室温で、注入量１．５×１０18／ｃ
ｍ2 、加速エネルギー２５０ｋｅＶでイオン注入し、そ
の後に１２５０℃の温度で１２時間の熱処理を行った結
果、シリコン原子：酸素原子の組成比が１：２（ＳｉＯ
2 ）に近い良好なシリコン酸化膜が絶縁層１１としてが
得られた。
【００１３】イオン種を窒素イオンにした場合はシリコ
ン窒化膜が絶縁層１１として形成される。
ン窒化膜が絶縁層１１として形成される。
【００１４】そしてこのＮ型シリコン基板１にＰ型ソー
ス領域５、Ｐ型ドレイン領域６、基板コンタクト用のＮ
型層７を形成し、またソース、ドレイン領域５，６間の
チャンネル領域上にゲート絶縁膜２１を介してゲート電
極４を形成してＰチャンネル型ＭＯＳトランジスタを構
成する。一方、Ｐ型ウエル２にＮ型ソース領域８、Ｎ型
ドレイン領域９、ウエルコンタクト用のＰ型層１０を形
成し、またソース、ドレイン領域８，９間のチャンネル
領域上にゲート絶縁膜２１を介してゲート電極４を形成
してＮチャンネル型ＭＯＳトランジスタを構成する。
ス領域５、Ｐ型ドレイン領域６、基板コンタクト用のＮ
型層７を形成し、またソース、ドレイン領域５，６間の
チャンネル領域上にゲート絶縁膜２１を介してゲート電
極４を形成してＰチャンネル型ＭＯＳトランジスタを構
成する。一方、Ｐ型ウエル２にＮ型ソース領域８、Ｎ型
ドレイン領域９、ウエルコンタクト用のＰ型層１０を形
成し、またソース、ドレイン領域８，９間のチャンネル
領域上にゲート絶縁膜２１を介してゲート電極４を形成
してＮチャンネル型ＭＯＳトランジスタを構成する。
【００１５】この様にＰ型ウェル２の底面に絶縁層１１
を配置させそこで電気的に絶縁されるので、縦型ＮＰＮ
寄生バイポーラトラジスタ１８の発生を防止でき、横型
ＰＮＰ寄生バイポーラトラジスタ１７との結合による寄
生ＰＮＰＮサイリスタアクションが発生しないから、不
都合なラッチアップ現象が防止できる。
を配置させそこで電気的に絶縁されるので、縦型ＮＰＮ
寄生バイポーラトラジスタ１８の発生を防止でき、横型
ＰＮＰ寄生バイポーラトラジスタ１７との結合による寄
生ＰＮＰＮサイリスタアクションが発生しないから、不
都合なラッチアップ現象が防止できる。
【００１６】
【発明の効果】以上説明したように本発明は、電界効果
半導体装置におけるウェル領域に酸素原子もしくは窒素
原子をイオン注入しその後の熱処理によりシリコン酸化
膜もしくはシリコン窒化膜の絶縁層をウェル内部に形成
するから、寄生バイポーラトラジスタによるラッチアッ
プ現象を防止できる効果を有する。
半導体装置におけるウェル領域に酸素原子もしくは窒素
原子をイオン注入しその後の熱処理によりシリコン酸化
膜もしくはシリコン窒化膜の絶縁層をウェル内部に形成
するから、寄生バイポーラトラジスタによるラッチアッ
プ現象を防止できる効果を有する。
【００１７】したがって本発明の技術を適用したＣＭＯ
Ｓ構造の電界効果半導体装置は性能及び信頼性が向上す
る。
Ｓ構造の電界効果半導体装置は性能及び信頼性が向上す
る。
【図１】本発明の一実施例を示す断面図である。
【図２】従来技術を示す断面図である。
【図３】他の従来技術を示す断面図である。
１ Ｎ型シリコン基板 ２ Ｐ型ウエル ３ フィールド酸化膜 ４ ゲート電極 ５ Ｐ型ソース領域 ６ Ｐ型ドレイン領域 ７ 基板コンタクト用のＮ型層 ８ Ｎ型ソース領域 ９ Ｎ型ドレイン領域 １０ ウエルコンタクト用のＰ型層 １５ Ｎ型エピ層 １６，１９ 抵抗 １７，１８ 寄生バイポーラトランジスタ ２０ Ｎ+ 型シリコン基板 ２１ ゲート絶縁膜
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板に形成された第２導電型のウエル領域と、前記半導
体基板の第１導電型領域に形成された第２導電型チャン
ネルの電界効果トランジスタと、前記ウエル内に形成さ
れた第１導電型チャンネルの電界効果トランジスタとを
有するＣＭＯＳ型電界効果半導体装置において、前記第
１導電型チャンネルの電界効果トランジスタのソース、
ドレイン領域よりも深い前記ウエル内の箇所に絶縁層が
形成されていることを特徴とするＣＭＯＳ型電界効果半
導体装置。 - 【請求項２】 前記絶縁層は前記ウエルの底部に形成さ
れていることを特徴とする請求項１に記載のＣＭＯＳ型
電界効果半導体装置。 - 【請求項３】 前記絶縁層はシリコン酸化膜もしくはシ
リコン窒化膜であることを特徴とする請求項１に記載の
ＣＭＯＳ型電界効果半導体装置。 - 【請求項４】 第１導電型の半導体基板に第２導電型の
ウエル領域を形成し、イオン注入法により酸素イオンも
しくは窒素イオンを前記ウエル領域内にドーピングして
前記ウエルの内部に絶縁層を形成することを特徴とする
ＣＭＯＳ型電界効果半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195755A JPH0645533A (ja) | 1992-07-23 | 1992-07-23 | Ｃｍｏｓ型電界効果半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195755A JPH0645533A (ja) | 1992-07-23 | 1992-07-23 | Ｃｍｏｓ型電界効果半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645533A true JPH0645533A (ja) | 1994-02-18 |
Family
ID=16346427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195755A Pending JPH0645533A (ja) | 1992-07-23 | 1992-07-23 | Ｃｍｏｓ型電界効果半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645533A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0688555A2 (en) | 1994-06-20 | 1995-12-27 | Tanabe Seiyaku Co., Ltd. | Hair-growing agent |
| KR100422325B1 (ko) * | 2002-06-12 | 2004-03-11 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
-
1992
- 1992-07-23 JP JP4195755A patent/JPH0645533A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0688555A2 (en) | 1994-06-20 | 1995-12-27 | Tanabe Seiyaku Co., Ltd. | Hair-growing agent |
| KR100422325B1 (ko) * | 2002-06-12 | 2004-03-11 | 동부전자 주식회사 | 반도체 소자의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990601 |