JPH03127144A - メモリおよびアクセス行変更方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ページ・モードで動作可能なメモリに関する
。

Ｂ、従来の技術 ランダム・アクセス及びランダムにアクセス可能な読取
専用メモリなどのメモリは、通常は、行と列によってア
クセス可能な記憶位置のマトリックスまたは記憶位置の
グループとして配列される。

メモリ位置の様々な構成が可能である。たとえば、１メ
ガピツトのメモリは５１２行と５１２列の上にアドレス
可能な４ピツト２５６にワードとして、配列することが
できるので、特定の行と列にアドレス指定することは、
４つの記憶位置のグループへのアクセスを与える。１つ
の代替構成は、５１２行と２５６列、または２５６行と
５１２列のいずれかにアドレス可能な８ビツト１２８に
ワードとしてであり、このため特定の行と列にアドレス
指定することは、８つの記憶位置のグループへのアクセ
スを与える。もちろん、これらは多くの可能な構成のう
ちのただ２つである。

多くの色々な形式のランダム・アクセス可能メモリがあ
る。例として、読取専用メモリ（ＲＯＭ）、プログラム
式ＲＯＭ　（ＦＲＯＭ）　、静的ランダム・アクセス・
メモリ（ＳＲＡＭ）　、Ｉ的ＲＡＭ　（ＤＲＡＭ）　、
及びビデオＲＡＭ　（ＶＲＡＭ）が挙げられ、後者はＤ
ＲＡＭの特定の形式である。

これらのメモリは通常、それぞれＲＡＳ　（行アドレス
・ストローブ）及びＣＡＳ　（列アドレス・ストローブ
）と呼ばれるタイミング信号に応答して、メモリ内でま
ず行を選定し、次に列を選定して、アクセスされる。Ｒ
ＡＭをこのような正常アクセス中に、行アドレス・サイ
クルは、列アドレス・サイクルと交替し、各行列サイク
ルの対は、特定の行列アドレスを有するビットまたは複
数のビットへのアクセスを許す。

しかしあるメモリでは、一般に「ページ・モード」と呼
ばれる追加のアクセス方法が、どの複数列が単一行サイ
クル内で実施されるか、に従って提供される。「静的行
サイクル」という用語は、この機構形式のために使用さ
れてきた。しかし、「ページ・モード」という用語は、
当技術分野では、この形式のアクセス機構を網羅する一
般用語として広く知られている。通常、行アドレスはペ
ージ・モード行サイクルのために選定され、その行サイ
クル内では、複数の行サイクルが実施されて、その行の
選定された列アドレスにおいてメモリをアクセスする。

新しい行アドレス・ストローブに各メモリ・アクセスが
提供される必要性を避けることによって、単一行内で発
生するデータに対する速いアクセスが可能になった。

ＲＡＭのための１つのアプリケ−シロンは、表示システ
ム中の全点アドレス可能（ＡＰＡ）表示メモリである。

最近のＡＰＡラスク表示では、見ようとする像は、動的
ランダム・アクセス・メモリ（ＤＲＡＭ）またはビデオ
・ランダム・アクセス・メモリ（ＶＲＡＭ）から成るメ
モリ・サブシステム・フレーム・バッファ中に、画素（
ピクセル）として１点ごとに記憶される。これらの設計
によって、任意に複雑な像のために、画素内容の任意更
新ができるようになる。

記憶された情報は、定期的に再生されてビデオ・モニタ
上に像を復元するか、または更新されて表示された像を
変更する。ラスク走査表示のために、水平線更新は一般
にページ・モードで起こり、この場合、アクセスされた
行の上のデータは、走査線上の隣接画素に対応する複数
の列位置で、゛拡張更新帯域幅について更新される。し
かし、垂直線更新は一般に、複数順次行アクセスを必要
とし、ランダム・サイクル・タイム性能で像変更を実行
するのに、ページ・モード更新より４倍長い時間を要す
る。

第５図に示す公知の表示メモリにおいて、水平線用の画
素データはメモリの１行に隣接列位置に記憶され（たと
えば、Ｃ［ａコ、ｃ［：ａ＋ｌコ、Ｃｃａ＋２］、など
）、一方、垂直線は複数行を横切る１つの列に記憶され
る（たとえば、Ｃ［ａコ、Ｃ［ｂコ、Ｃ［ｃコ、など）
、と想定する。他の記憶の慣例を使用してもよいことは
理解されよう。

この−殻内な場合では、ページ・モードの行の上の順次
記憶セルに単にアクセスすることによって、水平の直線
をプロットするためにページ・モードを使用することが
できる。しかし、ページ・モードは垂直線には有利では
なく、中間角をなす線や曲線に何か利点はあっても、そ
れは極くわずかである。第６図に示すように、従来知ら
れた連続ＲＡＳサイクルは、与えられた垂直線に沿って
各画素、Ｃ［ａ］、Ｃ［ｂコ、Ｃ［ｃコにアクセスする
ことが必要である。結果として、連続的な行から行への
アクセスのために、性能は非常に低下する。

Ｃ０発明が解決しようとする課題 本発明が扱わなければならなかった最初の問題は、表示
の更新性能またはプロット性能における空間的相違の解
決であった。この問題を分析して、それはページ・モー
ドによるランダム・アクセス・メモリの基本的ハードウ
ェアの制限に由来したことがわかった。

したがって、本発明の目的は、前記の欠点のない、ペー
ジ・モードの速度利点をもたらす、垂直線更新の速いメ
モリを提供することである。

００課題を解決するための手段 本発明により、行及び列によってアドレス可能で、ペー
ジ・モードで動作可能なメモリが提供される。このため
、行アドレスは行サイクルについて選定され、前記行サ
イクル内で、複数の列サイクルが実行され、この列サイ
クルで、選定された列アドレスにおいてメモリにアクセ
スする。この場合、前記メモリは、前記行サイクル内の
選定された列サイクルについて行アドレスを進める（ｓ
ｔｅｐｐｉｎｇ）ための制御手段を余分に含む。

「行」及び１列」の用語を、本明細書では、メモリの第
１次元及び第２次元のためのラベルとして使用するが、
これは当技術分野では慣習的な用語である。したがって
、これらは、単にそれぞれ第１メモリ次元用ラベル及び
第２メモリ次元用ラベルとして、理解すべきである。同
様に、「ページ・モード」という用語は、第１メモリ次
元についてのアクセス・サイクル内で、第２メモリ次元
についての複数のアクセスを使用可能にする、アクセス
機構をカバーする一般用語として理解すべきである。し
たがって用語「ページ・モード」は本明細書では、時々
「静的列モード」と呼ばれるメモリ・アクセス機構と、
他のそのようなアクセス機構をカバーするとして、理解
すべきである。

本発明は、ＳＲＡＭｌＤＲＡＭ、ＶＲＡＭを含む各種の
ＲＯＭ形式の下で動作可能な、すべてのメモリに適用可
能である。実際、本発明の例を２次元で構成されて２つ
のアドレス構成部分を受は取るメモリについて説明する
が、本発明は、３次元で構成されて各次元のためのアド
レス構成部分を受は取るメモリにも適用できる。

制御手段は、列アドレス・ストローブ（ｃＡＳ）が活動
状態になって、前記行アドレスを進めるとき、前記メモ
リに供給された行変化信号（ＲＣ）に応答することが好
ましい。これによって、１つの行サイクル内で特定の列
サイクルについて行アドレスを進めることが、最少の追
加情報によって達成できる。次に、ある行変化信号に応
答して行なおうとするステップをあらかじめ定義するこ
とによって、信号ビットを使用して、このステップが所
与の列サイクルについて起こるべきか否か、を特定する
ことができる。

実行しようとするステップがプログラムで予備定義でき
るようにするためには、行アドレス・ストローブが活動
状態になって、選定された行変化モードで前記メモリを
セットすると、前記メモリに供給されたモード信号に制
御手段が応答することが好ましい。次に、この行変化モ
ードは、その行サイクル内で任意の行変化信号に応答し
て、前記制御手段によって実行された行アドレス・ステ
ップを定義する。たとえば、このステップは、メモリ・
ハードウェアによって、たとえばレジスタ内の値によっ
て定義された量による、増分または減分となり得る。

メモリが、前記モード信号に応答して、行増分モードま
たは列減分モードのいずれかでセットされる場合、制御
手段は、前記行アドレス・ストローブが活動状態になっ
て、前記行アドレスによって選定された行、及び行増分
モードのより高いアドレスまたは行減分モードのより低
いアドレスを有する少なくとも１つの行を活動化すると
き、メモリに供給される行アドレスに応答することが好
ましい。こうして、第２行はすでに活動化され、行アド
レス・サイクル中に行変化信号がメモリに供給されるは
ずである。前記の増分量または減分量が＋１または−１
である場合には、活動化された行は隣接行アドレスを有
することになる。

有利なことに、複数の行が同時に活動化される場合には
、活動化された行の変化は、行アドレスが行変化信号に
応答してステップされるときに行なわれる。

本発明の好ましい形式では、メモリは少なくとも２つの
セグメントに区分化されて、行アドレス中の少なくとも
１つの行アドレス・ビットがメモリ・セグメントを選定
するために使用され、残りの行アドレス・ビットは各セ
グメント内の行を選定するために使用される。メモリの
区分化は、個々の行と列へのローディングを減少するた
めに、大型メモリで採用される。これは、信号生成・伝
播の遅延を減少させ、一方データ転送率の変動と電力消
費の両方を減少させる。本発明による、メモリの区分化
は、物理的に分離したサブアレイ中に論理的に順次行を
置くことによって、複数行の同時活動化を簡易にするこ
とも可能にする。

行変化方向信号及び／または行変化信号を、メモリの専
用制御線に供給することができる。この制御線は、行変
化方向信号と行変化信号が異なった時間に供給されると
、この両者の間で共有できる。また代替として、これら
を他の適当な方法でメモリに供給できる。たとえば、こ
れらを、前記のこれらの信号を供給する必要があるとき
に使用されない１つまたは複数の線に含むこともでき、
または、レジスタに記憶された命令の一部として記憶す
ることもできる。

本発明のランダム・アクセス・メモリは、特定であるが
非排他的アプリケージｅンを、表示システム用の表示メ
モリとしている。したがって、本発明は、先に定義した
ようなランダム・アクセス・メモリ、及び表示メモリを
組み込む表示システムを含む表示メモリにも関する。本
発明はまた、ランダム・アクセス・メモリにアクセスす
る方法、及びそのランダム・アクセス・メモリを組み込
む表示システムで線をプロットする方法にも関する。

Ｅ、実施例 まず、概要を説明する。

第５図は、典型的な表示メモリ、すなわちフレーム・バ
ッファを示し、ラスク走査表示のビット・マツプはＲＡ
Ｍに記憶された画素データの行と列の位置を示す。水平
更新は、ページ・モードでアクセス可能な複数の列アド
レス（Ｒ，、Ｃ，〜Ｃ□Ｊ）の上に位置するように示さ
れ、一方、垂直線は、複数行を横切る、１つの列アドレ
ス（Ｒｔ〜ＲＩ　ＮＣ［ａ＋　　ｂ＋　　ｃ、　　ｄｌ
　）を示している。

第６図は、１６０ｎｓのランダム・アクセス時間を有す
るメモリと合う、ランダム行サイクル・タイミングを使
用する通常のＲＡＭから成るフレーム・バッファの中で
、垂直線用の画素データを更新するために必要なタイミ
ング順序を示す。各サイクルで、１行がアクセスされ、
データが書き込まれ（または読み取られ）、そして次の
行がアクセスされる。

第２図は、第６図と同じタイミングの場合の、本発明の
１実施例におけるタイミングを示す。内部行活動化を伴
うページ・モードが、読取りサイクルと書込みサイクル
の両方について示されている。タイミングは、ランダム
ＲＡＳ　（１６０ｎｓ）及びページ・モード・サイクル
（４０ｎｓ）との間で４：１の差を想定する。すべての
タイミング図は同じ性能を前提にして描かれている。タ
イミングは、食い違った方式と同時方式の両方で発生す
る最初の行アクセスを示し、両方式の実施可能性を実証
する。

第１図は、本発明によるランダム・アクセス・メモリ内
でのアドレス指定及びタイミング順序に必要で、第２図
に示すタイミングと合う、制御要素を図示する。図示さ
れたランダム・アクセス・メモリは、８データ・ビット
、１０２４行、５１２列の、５１２ＫＸ８の４　Ｍ　ｂ
メモリである。

第３図は、第２図と第１図におけるタイミング図及びブ
ロック図を支援するサブアレイを有する、４Ｍｂランダ
ム・アクセス・メモリのためのアレイ区分化の１例であ
る。メモリは８アレイ・ブロック、すなわちオクタント
（５１２Ｋｂ）から成り、これはさらに８つのサブアレ
イ（８４Ｋｂ）に再分される。各サブアレイは、行増分
減分モードで動作するとき、第１図の大域論理の制御の
下で、独立して動作可能である。

第４図は、本発明のメモリを使用して全システム性能を
拡張する、典型的なワークステーション図形表示すブシ
ステムの１例である。

次に、本発明の１実施例の詳細を、第２図の内部メモリ
・タイミングと外部メモリ・タイミングを引用して説明
する。実施例では、ＲＣが下記の機能を実施する制御信
号として導入される、と想定する。

（１）、下降ＲＡＳ変換では、順次行アクセスが生じる
ことになる方向を指示する。すなわち、ＲＣ＝Ｏの場合
には、行アドレスが増分される。

ＲＣ＝１の場合には、行アドレスが減分される。

（２）、下降ＣＡＳ変換では、このような行変化が生じ
るときを指示する。すなわち、 （ａ）ＲＣ＝Ｏの場合には、アクセスは現在行（Ｒ）の
特定の列アドレスで生じることになる。

（ｂ）ＲＣ＝１の場合には、ステップ１で特定されたよ
うに、アクセスは、現在アドレス（Ｒ）から次行アドレ
ス（Ｒ±１）の特定の列アドレスで生じることになる。

上記図に合う、１毎の増分または減分が検討されるが、
他の事前決定された量によるアドレスの変化を、設計に
よって実施し、あるいはＲＣを用いて所望のレジスタを
選定する記憶レジスタ内でプログラムできる。所与の設
計構成が、複数の増分値または減分値を支援できる。こ
れらのタイミングでは、１６０ｎｓのランダム・サイク
ル・タイムと４０ｎｓのページ・モード・サイクルが使
用される。この性能比率（４：１）は、いわゆる「急速
ページ・モード」を有する多くのランダム・アクセス・
メモリ設計に典型的である。示された事例は、行あたり
１列アドレス更新による、垂直線用の上左隅における画
面原点（０，０）（第５図）に基づく行増分を実証する
。これらのタイミングの機能的要件を実行するには、次
のＲＡＭ構成と回路拡張が必要である。

（ａ）増分範囲内の行を明確なサブアレイに物理的に分
離すること（第３図）。

（ｂ）独立した同時サブアレイの動作、複数のサブアレ
イ行復号の活動化、モード選定と内部行増分／減分、及
び復元動作のための追加支援回路と制御論理（第１図）
。

第２図において、最初の下降ＲＡＳ変換で、行交化信号
（ＲＣ）は正であり、論理行アドレス増分が、開始され
たＲＡＳサイクル内に指定された後続の行変化のために
発生することを示す。最初のアクセスで、アドレス指定
された行が選定され（サブアレイ５ＡＩ）、またそれぞ
れのサブアレイ（第３図）中の次の３行（Ｒ２、Ｒ３、
Ｒ４）も選定される。これらのサブアレイの各々へのア
クセスは食い違って行なわれ、それにより電力の浪費と
チップ給電交換ノイズを減らす。チップ設計の最適化の
ためのパラメータの変化をここに説明する機構を実施す
るときには考慮しなければならない。

第１下降ＣＡＳ変換では、行交化信号（ＲＣ）は負で、
データ・アクセスは原点行Ｒ１と指定された列アドレス
Ｃ［Ａコで発生することを示す。

第２下降ＣＡＳ変換では、ＲＣは、次の行アドレスＲ２
への正の指示アクセスであり、指定された列アドレスＣ
［：Ｂ］にある。同時に、行Ｒ５は後続行変化を見越し
て活動化される。

次の上昇ＣＡＳ変換では、Ｒ５のアクセス後にＲ１は復
元されて、電力とノイズの生成を減らす。

行復元及びアクセス・サイクルは、いずれかのＣＡｓ端
で発生することがあり、制御論理タイミングでは固有と
なる。Ｒ１復元を完遂した後、サブアレイＳＡ１は次の
行アクセス用に使用可能となる。これは、行選定が介入
するサブアレイの各々を介してステップした後に、Ｒ９
へのアクセスとして発生する。サブアレイの数と最初に
アクセスされた行の数の決定は、チップ構成、ＲＡＳ及
びＣＡＳサイクル時間、語線区分化、チップ密度、及び
サブアレイ復元時間を考慮して作られる。

続く下降ＣＡＳ変換の各々では、ＲＣは青変化を呼び込
む。示されたタイミングについては、行アクセスは各ア
レイに順次に発生し、行Ｒ９でサブアレイＳＡＩに戻り
、この時まで、サブアレイＳＡＩの行Ｒ１は適当に復元
されている。これらのタイミングは行の選択先読みをも
たらし、十分なリード・タイムで追加論理回路の制御の
下で復元し、ページ・モードのデータ転送率で継目のな
いデータ転送を保証する。たとえば、行Ｒ５は第２下降
ＣＡＳ変換によってサブアレイＳＡ５の中で選択される
。データはその後の利用可能な２つのＣＡＳサイクルで
あり、次のＣＡＳサイクル（ｃ［Ｅ］　）内でアクセス
される。第２０ＡＳサイクルの正の変換も、サブアレイ
復元時間で行Ｒ１を復元する。すなわち、復元は完成さ
れ、サブアレイＳＡＩはサイクル（ｃ［Ｅコ）での行選
択に利用可能である。行Ｒ９は、ＲＣに応答して、サイ
クル（ｃ［Ｆコ）中にサブアレイＳＡＩで選択される。

行Ｒ９からのデータはサイクル（ｃ［Ｈ］）で利用可能
となり、サイクル（ｃ［Ｉコ）でアクセスされる。

ＲＣが所与の下降ＣＡＳ変換で負のままである場合には
、列アクセスが通常ページ・モード動作として現在行で
継続する。新しい行の選定と復元は、ＲＣが現在行はも
う必要ではないと指定するまで遅延され、そして新しい
行がアクセスされる。

ページ・モード速度とタイミングは維持される。

書込み活動開始とデータイン更新のタイミングもタイミ
ングの中に指定される。ＣＡＳアドレス指定は、通常ペ
ージ・モード動作のアドレス指定から変化しない。

プロセスは、ＲＡＳが高レベルに戻ってチップ選定を終
えるまで、後続のサイクルを継続する。

前述の例では、青変化信号は、新しい行が現ＣＡＳサイ
クル中でアクセスされようとしていることを指定する。

あるＣＡＳサイクル中のＲＣを次のサイクルで実行され
るように指定するような代替法も、制御論理の中に組み
込むことができる。採用された配置は、柔軟性を提供し
、ルック・アヘッドの要素を持たず、空サイクルまたは
同期化を必要とせず、一般クラスのグラフィック・アダ
プタ及びシステム・キャッシュに合った本発明の利点を
示す。

第１図は、上記した第２図に示す本発明によるタイミン
グに合った、ランダム・アクセス・メモリ内のアドレス
順とタイミング順に必要な、制御要素を示す回路ブロッ
ク図である。図示したアドレス指定サブシステムは、８
データ・ビット、１０２４行、５１２列による、５１２
に×８として組織された、４Ｍｂランダム・アクセス・
メモリのものである。このようなメモリ装置は、１０行
アドレス・ビットと９列アドレス・ビットを必要とし、
これは第１図に示す１０ビツト・アドレス入力部ＡＯ−
９を通じて供給される。第３図に示すように、メモリ・
アレイは物理的に、各データ入出力に関連する５１２に
の１ビツト・メモリ位置の８つの８分空間に分割される
。各８分空間は、さらに８つのサブアレイに再分割され
、各アレイは行アドレスの最低位の３ビツトによってア
ドレス指定される。第１図の復号器回路２５は、８回繰
り返されて、１回に８つの８分空間の１つを繰り返す。

各サブアレイは、６７列の対の各々に関連するデータの
単一ビットによる、１２８行５１２列で組織されている
。サブアレイの行は、行アドレスの最高位の７つのビッ
トによってアドレス指定される。サブアレイの列は、９
ビツト列アドレスによってアドレス指定される。

第１図は、従来のランダム・アクセス・メモリ用のアド
レス指定サブシステムのための回路ブロックと制御信号
／バスに加えて、本発明によるランダム・アクセス・メ
モリ用の回路ブロックと制御信号／バスを備えている。

本発明により追加された回路ブロックは、行増分／減分
制御回路２と増分／減分回路４である。また追加された
制御信号／バスは、追加回路ブロックへ、およびそこか
らの制御信号／バスである。

アドレス・バッファ制御回路１は、アドレス・バッファ
３のアドレス多重化を監視する。行アドレスと列アドレ
スは、それぞれＲＡＳ及びＣＡＳの下降変換で、アドレ
ス入力部ＡＯ−９から得られる。またアドレス・バッフ
ァ制御回路１は、行増分／減分制御回路２の動作を監視
する。この制御回路２は、青変化方向と行前進（ｓｔｅ
ｐｐｉｎｇ）の指令をそれぞれＲＡＳ及びＣＡＳの下降
変換で、青変化人力ＲＣから得る。アドレス・バッファ
制御回路１は、ＲＡＳ及びＣＡＳ入力部からのランダム
・アクセス・メモリのアドレス指定サブシステムのため
の、タイミング情報を生成する。

従来の単一行メモリ・アクセスについては、ＲＡＳ下降
Ｋ［で、行アドレスがアドレス・バッファ３からプレデ
コーダ５を介して行復号器７〜１４へ渡され、これらの
行復号器は、行アドレスの最上位の７ビツトを復号する
。行アドレスの最下位の３ビツトは、アドレス・バッフ
ァ３からサブアレイ選択回路６へ渡され、このサブアレ
イ選択回路６は、８つのサブアレイのどれがアドレス指
定されつつあるかを判定する。サブアレイ選択回路６は
、８つのサブアレイの１つを選択し、この結果、行復号
器７〜１４の１つがアドレス指定された行にアクセスす
る。ＣＡＳ下降変換では、列アドレスはアドレス・バッ
ファ３からプレデコーダ５を介して列復号器１５〜２２
に渡され、これらの列復号器は８ビツト列アドレスを復
号して、５１２列のどれをアドレス指定する°かを判定
する。

サブアレイ選択回路６は、８つのサブアレイ列復号器の
どれが選択されるかを制御する。

本発明の行増分／減分ページ・モードで動作するときは
、行アドレス指定は、行アドレス選択のためのＲＣとア
ドレス・バッファ制御回路１からのＲＡＳ／ＣＡＳタイ
ミング情報を使用して、行増分／減分制御回路２の制御
の下で、増分／減分回路４によって実施される。列アド
レス指定は変化しないままである。

ＲＡＳ下降変換では、最初の行アドレスは、アドレス・
バッファ３から増分／減分回路４へ渡される。行変化命
令は、行増分／減分制御回路２によって、ＲＡＳ下降変
換においてＲＣ入カレベルから得られる。最初の行アド
レスの最上位の７ビツトは、増分／減分回路４によって
行復号器７〜１４へ渡される。増分／減分回路４は、サ
ブアレイ選択回路６に、最初にアドレス指定された行に
アクセスを始めるために、最初の行アドレスの最上位３
ビツトに基づいて、８つのサブアレイの１つを選択する
ように指示する。増分／減分回路４は、またサブアレイ
選択回路６に、さらにサブアレイを選択してさらに論理
的に続く行へのアクセスを開始することを指示する。

ＣＡＳ下降変換では、列アドレスは、アドレス・バッフ
ァ３からプレデコーダ５を介して列復号器１５〜２２へ
渡される。行変化命令は、行増分／減分制御回路２によ
って、ＣＡＳ下降変換においてＲＣ入カレベルから得ら
れる。増分／減分回路４は、サブアレイ選択回路ｅに、
活動ＣＡＳ期間中にアドレス指定されている行について
、サブアレイの列復号器を選択するように指示する。増
分／減分回路４の指令の下で、行変化命令に応答して、
サブアレイ選択回路６は、サブアレイ行復号器７〜１４
に対する選択を変えることによって、行増分／減分のス
テップ順序を実行する。さらに続く行へのアクセスを開
始するために、サブアレイ選択回路６は、順序では次に
あるサブアレイ行復号器に対する選択を活動化する。増
分／減分回路４は、行アドレスの最上位７ビツトを新た
に選択された行復号器に供給する。順序では通過した行
について行復元を開始するために、サブアレイ選択回路
６は、影響を受けた行復号器に対する選択を不活動化す
る。

本発明のメモリは、第４図に示すような図形表示システ
ムのフレーム・バッフ１用に、ワークスチーシロン形式
で使用できる。ワークステージａンは、通常のマイクロ
プロセッサ形式の中央演算処理装置８０．及び表示メモ
リ９１（第５図）を組み込んだ表示アダプタ９０を含む
その他多くの装置からなる。各種の装置が、システム・
バス９２を介してマイクロプロセッサに接続されている
。

システム・パスには、システム・メモリ８２及び読取専
用記憶機構（ＲＯ８）８１が接続されている。マイクロ
プロセッサの動作は、オヘＬ／　　’Ｊｇン・システム
とＲＯ８及びＲＡＭに記憶されたアプリケ−シロン・コ
ードによって制御される。Ｉ１０アダプタ８３は、シス
テム・バスをディスク・ユニットなどの周辺装置８４に
接続するために設けられる。同様に、通信アダプタ８５
は、ワークステージ賢ンを外部プロセッサ（たとえばホ
スト・コンピュータ）に接続するために設けられる。キ
ーボード８７は、キーボード・アダプタ８６を介してシ
ステム・バスに接続される。表示アダプタ９０は、表示
装置９４上のデータの表示を制御するために使用される
。

ワークステージ日ンは多種多様な働きをする。

その仕事の１つのクラスに、グラフィック・アプリケー
ジ式ンにおける線の生成がある。これは、一般にプレー
ゼンハムの線アルゴリズム（Ｂｒｅｓｅｎｈａｍ’ｓ　
Ｌｉｎｅ　Ａｌｇｏｒｉｔｈｍ）として知られる繰返し
アルゴリズムによって行なうことができる。

このアルゴリズムは、初期水平及び垂直線位置の画定で
構成され、次に各水平アドレス位置について、ステップ
が直交方向に作られるべきか否かを判定する誤差項を計
算する。非常に効果的であるが、このようなアルゴリズ
ムのプロット性能は、従来の技術では、水平方向のみの
ページ・モード画素記憶を許すフレーム・バッファ・メ
モリ技術のために制約されている。ランダム・サイクル
の性能は、ランダム・サイクル・タイミングをアプロー
チする最悪の場合の性能（垂直線作画）での各直交変換
中に発生する。しかし、本発明によるランダム・アクセ
ス・メモリを用いる表示メモリは、ページ・モード周波
数に近づくプロット性能を達成することができる。本発
明によるランダム・アクセス・メモリからなるフレーム
・バッファを有する表示システムにおける、線を更新す
るために必要な動作は、下記のように要約される。

（Ａ）、線の出発点のための最初の行アドレスと列アド
レス、及び線の次点への方向を決定する。

（Ｂ）、線の次点への方向の行変化モード信号表示を発
生させ、行アドレス・ストローブが活動状態になると、
モード信号と最初の行アドレスをメモリに供給し、した
がって、適切な行変化モードの中にメモリをセットし、
最初の行アドレスを選択する。

（ｃ）、ｊｌ初の列アドレス・ストローブが活動状態に
なると、最初の列アドレスを、最初の行アドレス及び列
アドレスによって指定された場所にアクセスするため、
及びその場所に画素データをプロットするために、メモ
リに供給する。

（Ｄ）、増分線画アルゴリズムにしたがって、線の次点
のための列アドレスと、行変化信号として使用される誤
差項を決定し、行変化が次点のために必要か否かを示す
。

（Ｅ）０次の列アドレス・ストローブが、次点のための
適切な場所にアクセスするため、及びその場所に画素デ
ータをプロットするために、列アドレスと行変化信号を
メモリに供給する。

（Ｆ）、線の更新が完成するまで、線の上の次点につい
てステップＤとＥを繰り返す。

特定の例について説明したが、本発明は、これに限定さ
れることはなく、多くの追加及び改訂が可能である。

たとえば、モード信号と行変化信号は、両方ともそれら
の適切なタイミングで共用ＲＣ線に供給されるが、これ
らは、分離された専用線、または問題のタイミングで使
用されていない線に供給されることもできる。列アドレ
ス・ビットよりも多くの行アドレス・ピットを要求する
前述のようなメモリでは、行変化信号は、列サイクル中
に使用されないアドレス線の１つに供給されることがで
きる。

その上に、モード信号が、ＲＡＳが活動状態のときに使
用されないメモリのために、または他の入力部の信号を
コーディングすることによって、またはレジスタ中のデ
ータから、入力部（たとえば機能ビン）に供給される場
合には、本発明は、モード変化信号及び行変化信号のた
めのメモリへの特別の入力線を必要とせず実現できる、
と見ることができる。

また、前記の例では、行変化モードの選択は、行増分モ
ードと行減分モードとの間にある。しプし、色々な行交
化モードが定義できる。たとえば、選択は正とセロの増
分の間にあってもよい。こ６選択は、倍長行をシ主ユレ
ートするために望まｌいかもしれない。また、多ビット
青変化信号に８答できるように制御手段を設計して、３
つ以上６行変化モードを提供することもできる。また、
制御手段を実行して、行交化の方向または大きさ、また
はその両方を、ページ・モード・サイクルＣに変えるこ
ともできる。このようなメモリが図刀表示システムで使
用されるならば、曲線、円、Ｐ弧、または他の複雑な図
形をプロットするためＯ高い柔軟性が得られ、かつペー
ジ・モードの性會上の利点を維持することになる。

Ｆ、効果 本発明によれば、水平線更新、垂直線更新の交い、ペー
ジ・モード動作可能のメモリが得られる。

【図面の簡単な説明】

第１図は、第２図のタイミング図と一致するブ法で複数
のサブアレイ行にアクセスする手段を子する、本発明の
１実施例を示す図である。 第２図は、１８０ｎｓのランダム・アクセス・サイクル
時間と４０ｎｓのページ・モード・サイクル時間を有す
るメモリと一致する、本発明によるメモリの例における
垂直線画のための、タイミング図である。 第３図は、第１図の実施例と一致する、メモリ・サブア
レイ中の物理釣行配置を示す、物理的チップ態様の図で
ある。 第４図は、本発明を組み込むことができる表示システム
の概略ブロック図である。 第５図は、表示メモリ内の表示データの典型的な構成を
示す図である。 第６図は、１６０ｎｓのランダム・アクセス・サイクル
時間を有するメモリと一致する、表示メモリ中の後続行
にアクセスする垂直線更新のための、従来型ＲＡＭ動作
のタイミング図である。 １・・・・アドレス・バッファ制御回路、２・・・・行
増分／減分制御回路、３・・・・アドレス・バッファ、
４・・・・増分／減分回路、２５・・・・復号器回路。 ０発 明 者 トッド・ウィリアムズ アブ ス・ リス国ハンプシャー、ファレノ＼ム、ファレノ＼ム・ノ
く−ロード四番地 リカ合衆国ヴアーモント州バーリントン、エセツクジャ
ンクション、ボックス３６４番地

Claims (12)

【特許請求の範囲】
1. （１）行及び列によってアドレス可能であり、ページ・
   モードで動作可能なメモリであって、制御手段により行
   アドレスが行サイクルのために選択され、前記行サイク
   ル内に複数の列サイクルが実行され、選択された列アド
   レスでメモリにアクセスするものであって、 前記制御手段は更に、前記行サイクル内の選択された列
   サイクルについて行アドレスを進めるための手段を含む
   ことを特徴とするページ・モードで動作するメモリ。
2. （２）列アドレス・ストローブが活動状態になると、前
   記の制御手段が、前記メモリに供給される行変化信号に
   応答して、前記行アドレスを進めることを特徴とする、
   請求項１に記載のページ・モードで動作するメモリ。
3. （３）前記の制御手段が、行アドレス・ストローブが活
   動状態になって、前記メモリを選択された行変化モード
   にセットすると、前記メモリに供給されるモード信号に
   応答し、前記の行変化モードは、前記行変化信号に応答
   して前記制御手段によって実行される行アドレス・ステ
   ップを定義する、ことを特徴とする請求項２に記載のペ
   ージ・モードで動作するメモリ。
4. （４）前記の制御手段が、前記モード信号に応答して、
   前記メモリを行増分モードまたは行減分モードのいずれ
   かにセットし、そして、前記行アドレス・ストローブが
   活動状態になって、前記アドレスによって選択された行
   と、行増分モードではより高いアドレスまたは行増減モ
   ードではより低いアドレスをもつ少なくともさらに１つ
   の行を活動化することを特徴とする、請求項３に記載の
   ページ・モードで動作するメモリ。
5. （５）前記の制御手段が、前記モード信号に応答して、
   行増分モードで、現在活動化されている最低アドレスを
   有する行を不活動化し、そしてより高いアドレスをなお
   有する１つの行を活動化するか、または行減分モードで
   、現在活動化されている最高アドレスを有する行を不活
   動化し、そしてより低いアドレスをなお有する１つの行
   を活動化する、ことを特徴とする請求項４に記載のペー
   ジ・モードで動作するメモリ。
6. （６）前記メモリが少なくとも２つのセグメントに分け
   られ、前記の制御手段は、各セグメント中の１つの行の
   最大が列サイクルのために活動状態にあることができる
   ように配置されている、ことを特徴とする請求項５に記
   載のページ・モードで動作するメモリ。
7. （７）前記の請求項１ないし６のいずれかに記載のメモ
   リを含む、ことを特徴とする表示システム用の表示メモ
   リ。
8. （８）請求項７に記載の表示メモリを有する表示システ
   ム。
9. （９）行アドレスが行サイクルのために選択され、この
   行サイクル内で複数の列サイクルが実施されてメモリの
   選択された列アドレスにアクセスするように、行と列に
   よってアドレス指定可能であり、かつページ・モードで
   動作可能であるメモリにおいて、 ａ）行アドレス・ストローブが活動状態になると、メモ
   リに供給されるモード信号に応答して、メモリを選択さ
   れた行変化モードにセットし、この行変化モードは行ア
   ドレス・ステップを行変化信号に応答して実施されるよ
   う定義するステップと、 ｂ）列アドレス・ストローブが活動状態になると、メモ
   リに供給される行変化信号に応答して、行変化モードに
   よって定義されるように、行アドレスを進めるステップ
   と を含む、選択された列アクセスのためにアクセスされる
   行を変化させるメモリの制御方法。
10. （１０）ステップ（ａ）が更に、 （ｉ）前記の行アドレス・ストローブが 活動状態になると、メモリに供給される行アドレスに応
    答して、行アドレスによって選択された行と、第１モー
    ドのより高いアドレスを有する少なくともさらに１つの
    行、または第２モードのより低いアドレスをもつ少なく
    ともさらに１つの行を活動化するサブステップ を含む、請求項９に記載のメモリの制御方法。
11. （１１）ステップ（ｂ）が更に、 （ｊ）列アドレス・ストローブが活動状 態になると、メモリに供給されるモード信号に応答して
    、前記第１モードで、現在活動化されている最低アドレ
    スをもつ行を不活動化して、より高いアドレスをもつさ
    らに１つの行を活動化するか、または、前記第２モード
    で、現在活動化されている最高アドレスをもつ行を不活
    動化して、より低いアドレスをもつさらに１つの行を活
    動化するサブステップ を含む、請求項１０に記載のメモリの制御方法。
12. （１２）（ａ）線の出発点と線上の次点への方向につい
    ての、最初の行アドレスと列アドレスを決定するステッ
    プと、 （ｂ）前記の線上の次点への方向を表す行変化モード信
    号を発生させ、行アドレス・ストローブが活動状態にな
    ると、前記モード信号と前記初期行アドレスを前記メモ
    リに供給し、前記メモリを適切な行変化モードにセット
    し、行アドレスを選択するステップと、 （ｃ）第１列アドレス・ストローブが活動状態になると
    、前記初期列アドレスを前記メモリに供給し、前記初期
    行アドレスと列アドレスによって指定された場所にアク
    セスし、その場所で画素をプロットするステップと、 （ｄ）増分線画アルゴリズムにしたがって、線上の次点
    についての列アドレスと行変化信号を決定し、行変化信
    号の値は、行の変化が前記次点に必要であるか否かを判
    定するステップと、 （ｅ）次の列アドレス・ストローブが活動状態になると
    、前記列アドレスと行変化信号を前記メモリに供給し、
    前記次点のための適切な場所にアクセスし、その場所で
    画素をプロットするステップと、 （ｆ）線上の後続の点について（ｄ）〜（ｅ）のステッ
    プを繰り返すステップ、 を含む表示システムにおいて線をプロットする方法。