JPH03127152A - キャッシュメモリ検査方式 - Google Patents
キャッシュメモリ検査方式Info
- Publication number
- JPH03127152A JPH03127152A JP1267432A JP26743289A JPH03127152A JP H03127152 A JPH03127152 A JP H03127152A JP 1267432 A JP1267432 A JP 1267432A JP 26743289 A JP26743289 A JP 26743289A JP H03127152 A JPH03127152 A JP H03127152A
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- JP
- Japan
- Prior art keywords
- memory
- cache memory
- cache
- address
- data
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- Pending
Links
- 238000012360 testing method Methods 0.000 claims abstract description 19
- 238000007689 inspection Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機に内蔵されるキャッシュメモリのテ
スト方式に関するものである。
スト方式に関するものである。
キャッシュメモリをプログラムを用いて検査する方法と
して、キャッシュメモリを通常のメモリのようにしてア
クセスして検査する方法と、キャッシュメモリをテスト
用のレジスタとして見えるようにし、レジスタアクセス
として検査する方法がある。
して、キャッシュメモリを通常のメモリのようにしてア
クセスして検査する方法と、キャッシュメモリをテスト
用のレジスタとして見えるようにし、レジスタアクセス
として検査する方法がある。
本発明は後者に関するものであり、その概要を以下に述
べる。
べる。
レジスタとしてアドレスレジスタとキャッシュデータレ
ジスタを用意し、まず検査したいキャッシュメモリのア
ドレスをアドレスレジスタに書き込み、次いでキャッシ
ュデータレジスタに割り当てられたレジスタに対して読
み書きを行なうと（実際の動作として）アドレスレジス
タの内容をそのままアドレスとしてキャッシュメモリに
与え、選択されたメモリとデータの交換を行うものであ
る。こうすることにより、実際はメモリへの読み書きで
あるアクセスをレジスタへのアクセスのように見せるこ
とができる。
ジスタを用意し、まず検査したいキャッシュメモリのア
ドレスをアドレスレジスタに書き込み、次いでキャッシ
ュデータレジスタに割り当てられたレジスタに対して読
み書きを行なうと（実際の動作として）アドレスレジス
タの内容をそのままアドレスとしてキャッシュメモリに
与え、選択されたメモリとデータの交換を行うものであ
る。こうすることにより、実際はメモリへの読み書きで
あるアクセスをレジスタへのアクセスのように見せるこ
とができる。
第４図はメモリデータバッファを持った中央処理装置（
以下、単に’ ＣＰ Ｕ Ｊと称する）、キャッシュメ
モリユニット（以下、単に’ＣＭＵ」と称する）の構成
例を示す図である。同図において、１０はＣＰＵ、２０
はＣＭＵであり、ＣＰＵｌ０とＣＭＵ２０との間はアド
レス／メモリデータ０バス３１、レジスタデータ／メモ
リデータ１バス３２、メモリデータ２バス３３、メモリ
データ３バス３４の４本のメモリデータバス及び制御線
３５で接続されている。
以下、単に’ ＣＰ Ｕ Ｊと称する）、キャッシュメ
モリユニット（以下、単に’ＣＭＵ」と称する）の構成
例を示す図である。同図において、１０はＣＰＵ、２０
はＣＭＵであり、ＣＰＵｌ０とＣＭＵ２０との間はアド
レス／メモリデータ０バス３１、レジスタデータ／メモ
リデータ１バス３２、メモリデータ２バス３３、メモリ
データ３バス３４の４本のメモリデータバス及び制御線
３５で接続されている。
ＣＰＵｌ０は、内部メモリデータバッファ１１、内部デ
ータバス１２、セレクタ１３、ＣＭＵインタフェース部
１４、アドレス送出部１５及びセレクタ制御部１６を具
備している。
ータバス１２、セレクタ１３、ＣＭＵインタフェース部
１４、アドレス送出部１５及びセレクタ制御部１６を具
備している。
また、ＣＭＵ２０は、レジスタバス２１、キャッシュア
ドレスレジスタ２２、キャッシュアドレスセレクタ２３
、キャッシュデータセレクタ２４、キャッシュメモリ２
５、アドレスレジスタ２６、キャッシュ制御部２７及び
ＣＰＵインタフェース２８を具備している。
ドレスレジスタ２２、キャッシュアドレスセレクタ２３
、キャッシュデータセレクタ２４、キャッシュメモリ２
５、アドレスレジスタ２６、キャッシュ制御部２７及び
ＣＰＵインタフェース２８を具備している。
ＣＰＵｌ０からのメモリ読み出し指示に対してＣＭＵ２
０はその読み出しがキャッシュメモリ２５に存在するデ
ータに対するものであれば、制御線３５でキャッシュメ
モリ２５からデータが出されることを示しながら、４本
のメモリデータバス、即ちアドレス／メモリデータ０バ
ス３１、レジスタデータ／メモリデータ１バス３２、メ
モリデータ２バス３３及びメモリデータ３バス３４上に
４ワ一ド分のデータを一括して送出することにより、Ｃ
ＭＵ２０のキャッシュメモリ２５とＣＰＵｌ０の内部メ
モリデータバッファ１１との間で高速なデータの転送を
可能としており、同時にＣＰＵｌ０は内部データバス１
２への必要なデータをキャッシュメモリ２５へのアドレ
スを参照して、セレクタ１３で選択して取り込んでいる
。
０はその読み出しがキャッシュメモリ２５に存在するデ
ータに対するものであれば、制御線３５でキャッシュメ
モリ２５からデータが出されることを示しながら、４本
のメモリデータバス、即ちアドレス／メモリデータ０バ
ス３１、レジスタデータ／メモリデータ１バス３２、メ
モリデータ２バス３３及びメモリデータ３バス３４上に
４ワ一ド分のデータを一括して送出することにより、Ｃ
ＭＵ２０のキャッシュメモリ２５とＣＰＵｌ０の内部メ
モリデータバッファ１１との間で高速なデータの転送を
可能としており、同時にＣＰＵｌ０は内部データバス１
２への必要なデータをキャッシュメモリ２５へのアドレ
スを参照して、セレクタ１３で選択して取り込んでいる
。
また、ＣＭＵ２０内のキャッシュアドレスレジスタ２２
はレジスタバス２１に接続されており、各レジスタへの
アクセスは全てレジスタバス２１及びレジスタデータ／
メモリデータ１バス３２を経由して行なわれる。
はレジスタバス２１に接続されており、各レジスタへの
アクセスは全てレジスタバス２１及びレジスタデータ／
メモリデータ１バス３２を経由して行なわれる。
キャッシュメモリ２５のテストをレジスタアクセスで行
なうためには、キャッシュメモリアドレスレジスタ２２
にテスートしたいキャッシュメモリ２５のアドレスを書
き込み、キャッシュメモリ２５のテストレジスタ（テス
ト用に割り当てられるアドレスエリア）からデータを読
み出すと、キャッシュアドレスレジスタ２２の内容がキ
ャッシュアドレスセレクタ２３を経由してキャッシュメ
モリ２５のアドレスとなり、そのアドレスで読み出され
たメモリデータはキャッシュアドレスレジスタ２２の内
容の一部によって制御されるキャッシュデータセレクタ
２４を経てレジスタバス２１へ送出され、レジスタデー
タ／メモリデータ１バス３２、セレクタ１３を経由して
ＣＰＵｌ０の内部データバス１２へと取り込まれること
によって行なわれる。
なうためには、キャッシュメモリアドレスレジスタ２２
にテスートしたいキャッシュメモリ２５のアドレスを書
き込み、キャッシュメモリ２５のテストレジスタ（テス
ト用に割り当てられるアドレスエリア）からデータを読
み出すと、キャッシュアドレスレジスタ２２の内容がキ
ャッシュアドレスセレクタ２３を経由してキャッシュメ
モリ２５のアドレスとなり、そのアドレスで読み出され
たメモリデータはキャッシュアドレスレジスタ２２の内
容の一部によって制御されるキャッシュデータセレクタ
２４を経てレジスタバス２１へ送出され、レジスタデー
タ／メモリデータ１バス３２、セレクタ１３を経由して
ＣＰＵｌ０の内部データバス１２へと取り込まれること
によって行なわれる。
しかしながら、上記構成の装置では、ＣＭＵ２０にキャ
ッシュデータセレクタ２４が必要であり、このキャッシ
ュデータセレクタ２４の存在がキャッシュメモリ２５の
読み出しバスの負荷を増してその読み出し速度が遅くな
る等性能に悪影響を与えると共に、ハードウェアの量を
増やすという問題があった。
ッシュデータセレクタ２４が必要であり、このキャッシ
ュデータセレクタ２４の存在がキャッシュメモリ２５の
読み出しバスの負荷を増してその読み出し速度が遅くな
る等性能に悪影響を与えると共に、ハードウェアの量を
増やすという問題があった。
本発明は上述の点に鑑みてなされたもので、データバス
への負荷及びハードウェア量の増加という問題を回避し
、かつＣＰＵ部とのインタフェースを変更することなく
キャッシュメモリの検査ができるキャッシュメモリ検査
方式を提供す上記課題を解決するため本発明は、キャッ
シュメモリをレジスタアクセスで検査するにあたり、キ
ャッシュメモリをテスト用のレジスタとして見る時のレ
ジスタアドレスのうち、キャッシュメモリのバンクを選
択する部分にあたるビット位置をメモリ読み出す時のキ
勺ツシュアドレスのバンク選択部のビット位置に一致さ
せ、且つＣＭＵからの制御信号の指示によりキャッシュ
メモリのテスト読み出しをメモリ読み出しと同様な動作
で行なうことを特徴とする。
への負荷及びハードウェア量の増加という問題を回避し
、かつＣＰＵ部とのインタフェースを変更することなく
キャッシュメモリの検査ができるキャッシュメモリ検査
方式を提供す上記課題を解決するため本発明は、キャッ
シュメモリをレジスタアクセスで検査するにあたり、キ
ャッシュメモリをテスト用のレジスタとして見る時のレ
ジスタアドレスのうち、キャッシュメモリのバンクを選
択する部分にあたるビット位置をメモリ読み出す時のキ
勺ツシュアドレスのバンク選択部のビット位置に一致さ
せ、且つＣＭＵからの制御信号の指示によりキャッシュ
メモリのテスト読み出しをメモリ読み出しと同様な動作
で行なうことを特徴とする。
キャッシュメモリ検査力式を上記の如く行なうことによ
り、キャッシュメモリテスト用に割り当てられたアドレ
スからデータを読み出し時のレジスタアドレスのうち、
キャッシュメモリのバンクを選択する部分にあたるビッ
トをメモリ読み出し時のキケッシュアドレス選択部のビ
ット位置に一致させ、ＣＭＵからの制御信号の指示を利
用することにより、キャッシュメモリのテスト読み出し
をメモリ読み出しと同様な動作に見えるようにして行な
うことができる。
り、キャッシュメモリテスト用に割り当てられたアドレ
スからデータを読み出し時のレジスタアドレスのうち、
キャッシュメモリのバンクを選択する部分にあたるビッ
トをメモリ読み出し時のキケッシュアドレス選択部のビ
ット位置に一致させ、ＣＭＵからの制御信号の指示を利
用することにより、キャッシュメモリのテスト読み出し
をメモリ読み出しと同様な動作に見えるようにして行な
うことができる。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明のキャッシュメモリ検査方式を適用する
メモリデータバッファを持ったＣＰＵとキャッシュメモ
リの構成例を示すブロック図である。同図において、１
１０はＣＰＵ、１２０はＣＭＵであり、ＣＰＵＩ １０
とＣＭＵ１２０との間はアドレス／メモリデータ０バス
１３１、レジスタデータ／メモリデータ１バス１３２、
メモリデータ２バス１３３、メモリデータ３バス１３４
及び制御１１１１３５で接続されている。
メモリデータバッファを持ったＣＰＵとキャッシュメモ
リの構成例を示すブロック図である。同図において、１
１０はＣＰＵ、１２０はＣＭＵであり、ＣＰＵＩ １０
とＣＭＵ１２０との間はアドレス／メモリデータ０バス
１３１、レジスタデータ／メモリデータ１バス１３２、
メモリデータ２バス１３３、メモリデータ３バス１３４
及び制御１１１１３５で接続されている。
ＣＰＵＩ １０は内部メモリデータバッファ１１１、内
部データバス１１２、セレクタ１１３、ＣＭＵインタフ
ェース部１１４、アドレス送出部１１５及びセレクタ用
の選択信号を作成するセレクタ制御部１１６を具備する
。
部データバス１１２、セレクタ１１３、ＣＭＵインタフ
ェース部１１４、アドレス送出部１１５及びセレクタ用
の選択信号を作成するセレクタ制御部１１６を具備する
。
また、ＣＭＵ１２０は、レジスタバス１２１、キャッシ
ュアドレスレジスタ１２２、キャッシュアドレスセレク
タ１２３、キャッシュメモリ１２５、アドレスレジスタ
１２６、キャッシュ制御部１２７及びＣＰＵインタフェ
ース１２８を具備する。
ュアドレスレジスタ１２２、キャッシュアドレスセレク
タ１２３、キャッシュメモリ１２５、アドレスレジスタ
１２６、キャッシュ制御部１２７及びＣＰＵインタフェ
ース１２８を具備する。
本実施例においては、第２図に示すようにメモリアクセ
ス時とレジスタアクセス時にキャッシュメモリ１２５内
のブロックを選択するアドレスビット（バンク選択ビッ
ト）を同じ位置ビットｎ＋１．ビットｎに割り付けてお
き、セレクタ制御部１１６の機能を第３図に示すように
設定する。
ス時とレジスタアクセス時にキャッシュメモリ１２５内
のブロックを選択するアドレスビット（バンク選択ビッ
ト）を同じ位置ビットｎ＋１．ビットｎに割り付けてお
き、セレクタ制御部１１６の機能を第３図に示すように
設定する。
即ち、第３図（Ａ）セレクタ制御部１１６はＣＭＵ１２
０からの制御信号及びアドレス中のバンク選択ビットを
入力し、同図（Ｂ）に示すようにＣＭＵ１２０からの制
御信号ｍ１” ′０”により、“１”の場合はセレク
タ１１３にアドレス中のバンク選択ビットにより選択さ
れたデータをセレクタの選択信号として出力し、′０”
の場合はレジスタデータ／メモリデータ１バス１３２か
ら入力されるデータを出力する。
０からの制御信号及びアドレス中のバンク選択ビットを
入力し、同図（Ｂ）に示すようにＣＭＵ１２０からの制
御信号ｍ１” ′０”により、“１”の場合はセレク
タ１１３にアドレス中のバンク選択ビットにより選択さ
れたデータをセレクタの選択信号として出力し、′０”
の場合はレジスタデータ／メモリデータ１バス１３２か
ら入力されるデータを出力する。
ＣＭＵ １２ ＧからＣＰＵＩ １０へ制御線１３５を
通して伝送される制御通知信号のうちからキャッシュメ
モリ１２５からデータが出されいることを示す信号（前
記制御線１３５の内の一本）の名称をＣ４Ｗと名付ける
。
通して伝送される制御通知信号のうちからキャッシュメ
モリ１２５からデータが出されいることを示す信号（前
記制御線１３５の内の一本）の名称をＣ４Ｗと名付ける
。
キャッシュメモリ１２５の通常のメモリ読み出しについ
ては従来技術と同じ方法で行なう。
ては従来技術と同じ方法で行なう。
キャッシュメモリ１２５のテスト読み出しは、キャッシ
ュアドレスレジスタ１２２にテストしたいキャッシュメ
モリ１２５のアドレスを書き込み、キャッシュメモリ１
２５に割り当てられたテストレジスタ（キャッシュメモ
リのテスト用に割り当てたアドレスレジスタ）からデー
タを読み出すと、キャッシュアドレスレジスタ１２２の
内容がキャッシュアドレスセレクタ１２３を経由してキ
ャッシュメモリ１２５のアドレスとなる。そのアドレス
で読み出されたデータは、メモリ読み出しの時と同様４
本のメモリデータバス（アドレス／メモリデータ０バス
１３１、レジスタデータ／メモリデータ１バス１３２、
メモリデータ２バス１３３、メモリデータ３バス１３４
）を経由してＣＰＵＩ １０に送られる。このときＣＭ
Ｕ １２０は同時に前記Ｃ４Ｗ信号を送出する。ＣＰＵ
ｌｌ０はその信号を受けるとセレクタ制御部１１６の出
力を第３図（Ｂ）に示すようにアドレス中のバンク選択
ビット部へと切り換える。４本のメモリデータバスを通
ってきた４ワードのデータから必要とするワードデータ
を内部データバス１１２に取り込む。
ュアドレスレジスタ１２２にテストしたいキャッシュメ
モリ１２５のアドレスを書き込み、キャッシュメモリ１
２５に割り当てられたテストレジスタ（キャッシュメモ
リのテスト用に割り当てたアドレスレジスタ）からデー
タを読み出すと、キャッシュアドレスレジスタ１２２の
内容がキャッシュアドレスセレクタ１２３を経由してキ
ャッシュメモリ１２５のアドレスとなる。そのアドレス
で読み出されたデータは、メモリ読み出しの時と同様４
本のメモリデータバス（アドレス／メモリデータ０バス
１３１、レジスタデータ／メモリデータ１バス１３２、
メモリデータ２バス１３３、メモリデータ３バス１３４
）を経由してＣＰＵＩ １０に送られる。このときＣＭ
Ｕ １２０は同時に前記Ｃ４Ｗ信号を送出する。ＣＰＵ
ｌｌ０はその信号を受けるとセレクタ制御部１１６の出
力を第３図（Ｂ）に示すようにアドレス中のバンク選択
ビット部へと切り換える。４本のメモリデータバスを通
ってきた４ワードのデータから必要とするワードデータ
を内部データバス１１２に取り込む。
以上説明したように本発明によれば、キャッシュメモリ
をテスト用のレジスタとして見る時のレジスタアドレス
のうち、キャッシュメモリのバンクを選択する部分にあ
たるビット位置をメモリ読み出し時のキャッシュアドレ
スのバンク選択部のビット位置に一致させ、ＣＭＵから
の制御信号の指示を利用することにより、ＣＰＵ内部の
セレクタを有効に活用し、ＣＭＵ内のキャッシュデータ
セレクタを削除し、ハードウェア量の削減及び性能の低
下の防止をはかることが可能となるという優れた効果が
得られる。
をテスト用のレジスタとして見る時のレジスタアドレス
のうち、キャッシュメモリのバンクを選択する部分にあ
たるビット位置をメモリ読み出し時のキャッシュアドレ
スのバンク選択部のビット位置に一致させ、ＣＭＵから
の制御信号の指示を利用することにより、ＣＰＵ内部の
セレクタを有効に活用し、ＣＭＵ内のキャッシュデータ
セレクタを削除し、ハードウェア量の削減及び性能の低
下の防止をはかることが可能となるという優れた効果が
得られる。
第１図は本発明のキャッシュメモリ検査方式を適用する
ＣＰＵとキャッシュメモリの構成例を示すブロック図、
第２図はメモリアクセス時とレジスタアクセス時にキャ
ッシュメモリ内のブロックを選択するアドレスビットの
割り付けを説明するための図、第３図（Ａ）、（Ｂ）は
セレクタ制御部１１６の機能を説明するための図、第４
図は従来のキャッシュメモリ検査方式を適用するＣＰＵ
とキャッシュメモリの構成例を示すブロック図である。 図中、１１０・・・・ＣＰＵ、１１１・・・・内部メモ
リデータバッファ、１１２・・・・内部データバス、１
１３・・・・セレクタ、１１４・・・・ＣＭＵインタフ
ェース部、１１５・・・・アドレス送出部、１１６・・
・・セレクタ制御部、１２０・・・・ＣＭＵ、１２１・
・・・レジスタバス、１２２・・・・キ勺ツシュメモリ
アドレスレジスタ、１２３・・・・キャッシュアドレス
セレクタ、１２５・・・・キャッシュメモリ、１２６・
・・・アドレスレジスタ、１２７・・・・キャッシュ制
御部、１２８・・・・ＣＰＵインタフェース。
ＣＰＵとキャッシュメモリの構成例を示すブロック図、
第２図はメモリアクセス時とレジスタアクセス時にキャ
ッシュメモリ内のブロックを選択するアドレスビットの
割り付けを説明するための図、第３図（Ａ）、（Ｂ）は
セレクタ制御部１１６の機能を説明するための図、第４
図は従来のキャッシュメモリ検査方式を適用するＣＰＵ
とキャッシュメモリの構成例を示すブロック図である。 図中、１１０・・・・ＣＰＵ、１１１・・・・内部メモ
リデータバッファ、１１２・・・・内部データバス、１
１３・・・・セレクタ、１１４・・・・ＣＭＵインタフ
ェース部、１１５・・・・アドレス送出部、１１６・・
・・セレクタ制御部、１２０・・・・ＣＭＵ、１２１・
・・・レジスタバス、１２２・・・・キ勺ツシュメモリ
アドレスレジスタ、１２３・・・・キャッシュアドレス
セレクタ、１２５・・・・キャッシュメモリ、１２６・
・・・アドレスレジスタ、１２７・・・・キャッシュ制
御部、１２８・・・・ＣＰＵインタフェース。
Claims (1)
- 【特許請求の範囲】 中央処理装置とキャッシュメモリユニットとの間をバ
ス及び制御線で接続した電子計算機システムのキャッシ
ュメモリをテスト用のレジスタとして見えるようにし、
レジスタアクセスでキャッシュメモリを検査するキャッ
シュメモリ検査方式において、 キャッシュメモリをテスト用のレジスタとして見る時の
レジスタアドレスのうち、キャッシュメモリのバンクを
選択する部分にあたるビット位置をメモリ読み出し時の
キャッシュアドレスのバンク選択部のビット位置に一致
させ、且つ前記キャッシュメモリユニットからの制御信
号の指示によりキャッシュメモリのテスト読み出しをメ
モリ読み出しと同様な動作で行なうことを特徴とするキ
ャッシュメモリ検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267432A JPH03127152A (ja) | 1989-10-12 | 1989-10-12 | キャッシュメモリ検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1267432A JPH03127152A (ja) | 1989-10-12 | 1989-10-12 | キャッシュメモリ検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03127152A true JPH03127152A (ja) | 1991-05-30 |
Family
ID=17444764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1267432A Pending JPH03127152A (ja) | 1989-10-12 | 1989-10-12 | キャッシュメモリ検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03127152A (ja) |
-
1989
- 1989-10-12 JP JP1267432A patent/JPH03127152A/ja active Pending
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