JPH03129519A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH03129519A JPH03129519A JP1268441A JP26844189A JPH03129519A JP H03129519 A JPH03129519 A JP H03129519A JP 1268441 A JP1268441 A JP 1268441A JP 26844189 A JP26844189 A JP 26844189A JP H03129519 A JPH03129519 A JP H03129519A
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- JP
- Japan
- Prior art keywords
- data
- output
- register
- bit data
- switch circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数のビットデータを処理するデータ処理装
置に関するものである。
置に関するものである。
従来の技術
以下、従来のデータ処理装置について説明する。
第３図は従来のデータ処理装置のブロック図を示すもの
であり、１はデータの処理またはシステム全体の制御を
行うＣＰＵ、２はプログラムを記憶しているプログラム
メモリで、ＣＰＵ１から出力データＡ、Ｂ、Ｃ，Ｄが出
力され、出力端子Ａ、Ｂ、Ｃ，Ｄにそれぞれ接続されて
いる。
であり、１はデータの処理またはシステム全体の制御を
行うＣＰＵ、２はプログラムを記憶しているプログラム
メモリで、ＣＰＵ１から出力データＡ、Ｂ、Ｃ，Ｄが出
力され、出力端子Ａ、Ｂ、Ｃ，Ｄにそれぞれ接続されて
いる。
まず、ＣＰＵＩが、第４図（ａ）のフローチャートのよ
うに、ターゲットプログラムの格納されているプログラ
ムメモリ２から命令を読み込む。そして、読み込まれた
命令はＣＰＵＩの内部で処理。
うに、ターゲットプログラムの格納されているプログラ
ムメモリ２から命令を読み込む。そして、読み込まれた
命令はＣＰＵＩの内部で処理。
実行され、データ線によって出力データＡが出力端子Ａ
に、出力データＢが出力端子Ｂに、出力データＣが出力
端子Ｃに、出力データＤが出力端子りにそれぞれ出力さ
れる。
に、出力データＢが出力端子Ｂに、出力データＣが出力
端子Ｃに、出力データＤが出力端子りにそれぞれ出力さ
れる。
発明が解決しようとする課題
しかしながら、上記従来の構成では、ＣＰＵＩで処理さ
れたデータを出力する出力データＡと出力端子Ａ１出力
データＢと出力端子Ｂ１出力データＣと出力端子Ｃ１出
力データＤと出力端子りはそれぞれ１対１でのみ接続さ
れている。そのため、設計変更等により外部機器の構成
が変更された場合、外部において配線修正を行い、デー
タ処理装置の出力端子に適合させなければならないとい
う課題を有していた。
れたデータを出力する出力データＡと出力端子Ａ１出力
データＢと出力端子Ｂ１出力データＣと出力端子Ｃ１出
力データＤと出力端子りはそれぞれ１対１でのみ接続さ
れている。そのため、設計変更等により外部機器の構成
が変更された場合、外部において配線修正を行い、デー
タ処理装置の出力端子に適合させなければならないとい
う課題を有していた。
本発明は、上記従来の課題を解決するもので、複数のビ
ットデータの中から必要とするビットデータを選択し、
任意の出力端子に出力することのできるデータ処理装置
を提供することを目的とする。
ットデータの中から必要とするビットデータを選択し、
任意の出力端子に出力することのできるデータ処理装置
を提供することを目的とする。
課題を解決するための手段
この目的を達成するために、本発明のデータ処理装置は
、複数のビットデータの中から必要とする一つのビット
データを選択するスイッチ回路とこのスイッチ回路が選
択するビットデータを入力または出力する端子と、この
スイッチ回路を制御するために必要なデータを記憶させ
ておくレジスタとから構成されている。
、複数のビットデータの中から必要とする一つのビット
データを選択するスイッチ回路とこのスイッチ回路が選
択するビットデータを入力または出力する端子と、この
スイッチ回路を制御するために必要なデータを記憶させ
ておくレジスタとから構成されている。
作用
上記の構成によって、所望のビットデータを得るように
レジスタ設定をすると、レジスタが制御信号を出力する
ため、スイッチ回路で複数のビットデータの中から必要
とする一つのビットデータを選択し、出力することがで
きる。
レジスタ設定をすると、レジスタが制御信号を出力する
ため、スイッチ回路で複数のビットデータの中から必要
とする一つのビットデータを選択し、出力することがで
きる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は、本発明の一実施例におけるデータ処理装置の
ブロック図である。第１図において、３はスイッチ回路
を制御するために必要なデータを記憶させておくレジス
タ、４．５．６．７は、それぞれ複数のビットデータの
中から必要とする一つのビットデータを選択するスイッ
チ回路である。
ブロック図である。第１図において、３はスイッチ回路
を制御するために必要なデータを記憶させておくレジス
タ、４．５．６．７は、それぞれ複数のビットデータの
中から必要とする一つのビットデータを選択するスイッ
チ回路である。
なお、１はＣＰＵ、２はプログラムメモリで、これらは
従来例の構成と同じである。
従来例の構成と同じである。
第２図は、スイッチ回路の回路図とその動作を示す。
このように構成された本実施例のデータ処理装置につい
て、その動作を説明する。
て、その動作を説明する。
初めに、第４図（ｂｌに示すように、従来例で使用して
いたターゲットプログラムの前に、出力データをどの出
力端子に出力させるかを決定する初期設定プログラムを
追加して、プログラムメモリ２に格納する。そして、Ｃ
ＰＵ１がプログラムメモリ２の命令を実行開始すると、
初期設定プログラムにより出力データの選択を行う２ビ
ツトのデータがレジスタ３に設定される。このレジスタ
３のデータにより出力データＡ、Ｂ、Ｃ，Ｄを出力する
端子が決定する。スイッチ回路４は、レジスタ３の２ビ
ツトの制御信号ＱＡＩ、ＱＡ２で４ビツトの出力データ
Ａ、Ｂ、Ｃ，Ｄの中から１ビツトだけ選択して出力端子
Ａに出力可能となる。同様に、スイッチ回路５は、レジ
スタ３の２ビツトの制御信号ＱＢＩ、ＱＢ２、スイッチ
回路６は、レジスタ３の制御信号ＱＣＩ、ＱＣ２、スイ
ッチ回路７は、レジスタ３の制御信号ＱＤＩ、ＱＤ２に
より、それぞれ出力データＡ、Ｂ、Ｃ，Ｄの４ビツトの
中から、各々１ビツトだけ選択して、各出力端子に出力
可能となる。例えば、レジスタ３にＱＡ１＝０．ＱＡ２
＝１．ＱＢ１＝Ｏ，ＱＢ２＝０．ＱＣ１＝１．ＱＣ２＝
１．ＱＤ１＝１゜ＱＤ２＝０を設定すると、ＱＡＩ工０
．ＱＡ２＝１の場合、第２図よりスイッチ回路４は出力
データＢを出力端子Ａに、同様に、スイッチ回路５は出
力データＡを出力端子Ｂに、出力回路６は出力データＤ
を出力端子Ｃに、スイッチ回路７は出力データＣを出力
端子りに、それぞれ出力する。このように初期設定プロ
グラムによりレジスタ設定を行い、出力端子の初期化が
終了した後でターゲットプログラムを実行開始する。そ
して、ＣＰＵＩで処理された出力データＡ、Ｂ、Ｃ，Ｄ
が各スイッチ回路４〜７により選択され、決定している
出力端子Ａ、Ｂ、Ｃ，Ｄにそれぞれ出力される。
いたターゲットプログラムの前に、出力データをどの出
力端子に出力させるかを決定する初期設定プログラムを
追加して、プログラムメモリ２に格納する。そして、Ｃ
ＰＵ１がプログラムメモリ２の命令を実行開始すると、
初期設定プログラムにより出力データの選択を行う２ビ
ツトのデータがレジスタ３に設定される。このレジスタ
３のデータにより出力データＡ、Ｂ、Ｃ，Ｄを出力する
端子が決定する。スイッチ回路４は、レジスタ３の２ビ
ツトの制御信号ＱＡＩ、ＱＡ２で４ビツトの出力データ
Ａ、Ｂ、Ｃ，Ｄの中から１ビツトだけ選択して出力端子
Ａに出力可能となる。同様に、スイッチ回路５は、レジ
スタ３の２ビツトの制御信号ＱＢＩ、ＱＢ２、スイッチ
回路６は、レジスタ３の制御信号ＱＣＩ、ＱＣ２、スイ
ッチ回路７は、レジスタ３の制御信号ＱＤＩ、ＱＤ２に
より、それぞれ出力データＡ、Ｂ、Ｃ，Ｄの４ビツトの
中から、各々１ビツトだけ選択して、各出力端子に出力
可能となる。例えば、レジスタ３にＱＡ１＝０．ＱＡ２
＝１．ＱＢ１＝Ｏ，ＱＢ２＝０．ＱＣ１＝１．ＱＣ２＝
１．ＱＤ１＝１゜ＱＤ２＝０を設定すると、ＱＡＩ工０
．ＱＡ２＝１の場合、第２図よりスイッチ回路４は出力
データＢを出力端子Ａに、同様に、スイッチ回路５は出
力データＡを出力端子Ｂに、出力回路６は出力データＤ
を出力端子Ｃに、スイッチ回路７は出力データＣを出力
端子りに、それぞれ出力する。このように初期設定プロ
グラムによりレジスタ設定を行い、出力端子の初期化が
終了した後でターゲットプログラムを実行開始する。そ
して、ＣＰＵＩで処理された出力データＡ、Ｂ、Ｃ，Ｄ
が各スイッチ回路４〜７により選択され、決定している
出力端子Ａ、Ｂ、Ｃ，Ｄにそれぞれ出力される。
以上のように、本実施例によれば、従来用いられていた
出力データにスイッチ回路およびレジスタを設けたこと
により、複数のビットデータの中から必要とする一つの
ビットデータを選択し、任意の出力端子に出力すること
ができる。
出力データにスイッチ回路およびレジスタを設けたこと
により、複数のビットデータの中から必要とする一つの
ビットデータを選択し、任意の出力端子に出力すること
ができる。
なお、上記の実施例ではスイッチ回路を出力専用のもの
にしたが、入力専用、入出力兼用として用いてもよい。
にしたが、入力専用、入出力兼用として用いてもよい。
発明の効果
本発明によれば、スイッチ回路、レジスタを設けること
により、複数のビットデータの中から必要とする一つの
ビットデータを選択し任意の出力端子に出力することが
できる優れたデータ処理装置を実現できる。
により、複数のビットデータの中から必要とする一つの
ビットデータを選択し任意の出力端子に出力することが
できる優れたデータ処理装置を実現できる。
第１図は本発明の一実施例におけるデータ処理装置のブ
ロック図、第２図はスイッチ回路の回路図、第３図は従
来のデータ処理装置のブロック図、第４図はプログラム
メモリのフローチャート図である。 １・・・・・・ＣＰＵ、２・・・・・・プログラムメモ
リ、３・・・・・・レジスタ、４．５，６．７・・・・
・・スイッチ回路。
ロック図、第２図はスイッチ回路の回路図、第３図は従
来のデータ処理装置のブロック図、第４図はプログラム
メモリのフローチャート図である。 １・・・・・・ＣＰＵ、２・・・・・・プログラムメモ
リ、３・・・・・・レジスタ、４．５，６．７・・・・
・・スイッチ回路。
Claims (1)
- 複数のビットデータから所望のビットデータを選択する
スイッチ回路と、前記スイッチ回路で選択したビットデ
ータを入力または出力する端子と、前記スイッチ回路を
制御するために必要なデータを記憶させておくレジスタ
とを備えたことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268441A JPH03129519A (ja) | 1989-10-16 | 1989-10-16 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268441A JPH03129519A (ja) | 1989-10-16 | 1989-10-16 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03129519A true JPH03129519A (ja) | 1991-06-03 |
Family
ID=17458544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268441A Pending JPH03129519A (ja) | 1989-10-16 | 1989-10-16 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03129519A (ja) |
-
1989
- 1989-10-16 JP JP1268441A patent/JPH03129519A/ja active Pending
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