JPH0312962A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関するものであり、特に電界効
果トランジスタの素子構造とその製造方法に関するもの
である。

〔従来の技術〕

第８図ｔａ＋　ｈ従来の電界効果トランジスタの一例？
示す平面図である。第８図（ａｌは、ソース領域（（２
）％　ドレイン領域（（３）およびゲート電極（６）全
保護するための絶縁膜（７）か除かれた状態で示されて
いる。第８図ｔｂｌ　［第８図（ａ、１で示された従来
例の６Ｉ−Ｉ’断面での断面図であり、第８図１１１１
で除かれた絶縁１模（７）が描き加えられている。第８
図（０）ハその記号を表わしている。なお、第８図ｔａ
ｌ　ｌ−ｊ　ＮチャンネルＭＯ８）ランジスタ　（エン
ハンスメント形）を示している。

第８図ｆｂ＋において、Ｐ型シリコンかうする半導体基
板Ｉｌｌに、Ｎ型半導体のソース領域（２）、およびＮ
型半導体のドレイン領域（（３）が間隔ｋｉｔいて配置
され、素子分離を行うための、フィールド酸化膜と呼ば
れる絶縁膜）４）で取り囲まれている。上記ソース領域
１（２）とドレイン領域（３ｊとの間をなす、半導体基
板ｊｌＩの表面にはゲート絶縁膜５）が結合されている
。上記ゲート絶縁膜＋５１の表面にはゲート電極（６）
が結合されている。上記ソース領域（２）、ドレイン領
域１３）、ゲート電極（６）ハ絶縁膜＋７１で被覆され
ており、上記絶縁膜（７）の、上記両＠域およびゲート
電極（６１上の部位ｒＣはコンタクトホール（８）が穿
孔されている。このコンタクトホール（８）にアルミ配
線用電極（９）が配置されている。

第８図＋ｃｌにおいて、Ｄはドレイン’ｉｋ、Ｆ（３）
ｄ。

ソース電極、Ｇはゲート電極を示してｂる。

また、第９図ｔｉｌ＋から第９図１０１に従来装置の製
造方法を示すために、その工程に従って示した素子の断
面図である。

捷ず、Ｐ型シリコンの半導体基板）１１上に絶縁膜（４
１が形成され、素子の分離が行われる。その後ゲート絶
縁膜１５）、例えば酸化シリコン膜が形成され、次いで
ゲート電極もその一部に含まれる導電体つ０）、例えば
ポリシリコン膜がゲート絶縁膜１５１の表面に形成され
、更に上＆ｉ導電体□□□の表面にレジスト３υが塗布
され、写真製版技術によシバターニングされる。ここま
での工程によって形成された素子の状態の断面図が第９
図１０１である。

次イで、バターニングされたレジストｇｌｌ　ｉマスク
として、導電体−がエツチングされ、ゲート電極（６）
が形成される。その後イオン注入技術を用いて％Ｐ型シ
リコンの半導体基板）１１０辰而に不純物、例えばヒ素
が注入され、Ｎ型半導体のソース領域）（２）、Ｎ型半
導体のドレイン領域（３）が形成される。ここまでの工
程によって形成された素子の状態の断面図が第９図１０
１である。

更に、ソース領域（２）、ドレイン領域−（３）および
ゲート電極１６）を保護するため絶縁膜１７）がＯＶＤ
技術により積層される。その後、上記絶縁膜１７）の、
上記両領域およびゲート電極１６）上の部位には写真製
版技術を用いてコンタクトホール（８）が穿孔され、ア
ルミの配線用電極（９）が形成される。

ここまでの工程によって形成された素子の状態の断面図
が第９図１０１である。

次に動作について説明する。

第８図ｆ（１）ｌ、　＋０１において、ソース′市極Ｓ
を接地し、ドレイン電極りに一定電圧ＶＤＩＩＩを印加
すると、この状態でゲート電極ＧＶｃ印加された電圧、
丁なわちゲート電圧ＶＯが、ＶＧ＝０であれば、Ｎ型半
導体のソース領域＋（２）とＰｆｆｕの半導体基板１１
）の接合およびＰ型の半導体基板ＩＩＩとＮ型半導体の
ドレイン領域１（３）の接合が電流を離断し、ソース−
ドレイン間には電流が流れない。次に、ゲート電極Ｇに
５ある電圧を印加するとソース領域１２）とドレイン領
域１３）との開の、絶Ｒ膜＋５１と接するＰ型の半導体
基板＋１１の表面頭Ｍ、に電子が引き寄せられて、Ｎ型
半導体のソース領域：２ｊとＮ型半導体のドレイン領域
（３）との間をＮ型半導体の伝導層で結ばれることにな
り電流が流れる。

すなわち、このトランジスタはＯＮ状態になる。

このゲート電圧Ｖｏとドレイン−ソース間に流れる電流
すなわちドレイン電流よりθとの関係が第１θ図に示さ
れてｒる。

このように、ゲート電極Ｇ　に印加される゛電圧ｒＣよ
り発生する電界によってドレイン電流より８を制御する
ことができる。この電気特性による一つの応用として、
ゲート電圧７Ｇのしきい値？設定し、このしきい値會越
える電圧（高電位ＶＨ）あるいは未満の電圧（低電位Ｖ
ｌ、）（ｉ７印加することにより、ＯＮ状態とＯＦＦ状
態を得ることができ、この各々の状態に論理の１．０を
対応させることにより論理回路を構成することができる
。この論理回路の構成例を第１１図および第１２図にて
説明する。

第１１図はＭＯ８型トランジスタ３個で構成された論理
回路の一例である。ＭＯ８型トランジスタＭｌ、Ｍ２．
Ｍ３は直列に結合されており、Ｍ３のソースは接地され
ている。また、ＭｌのドレイＭ　　）とは結線されてい
る。入力信号Ｖ　ｉ　ｎ　ｌ、Ｖｉｎ２は、Ｍ２、Ｍ３
のゲート端子Ａ、Ｂに印加される。出力点ＦばＭｌのソ
ースとＭ２のドレインとの接続点から引き出されていて
、出力電圧ば■−ｅ−８＋である。Ｍ１ｕｊ のドレインに印加される電圧ＶＤＤは、ＭＯ８型トラン
ジスタＭ１のしきい値以上の値とする。

入力信号Ｖ　ｉ　ｎ　ｌ　、　Ｖ　ｉ　ｎ　２の各電圧
として、Ｍ　ＯＳ　ｑ　トランジスタＭ２、Ｍ３のしき
い値以上の電圧が印加されるとＭ２、Ｍ３はＯＮ状態に
なるものとする。このときのＶ　ｉ　ｎ　ｌ　、　Ｖ　
ｉｎ２の電圧をＶＨ（後に示される真理値表１に対応）
とする。また逆に％　ＭＯＥＩ型トランジスタＭ２、Ｍ
３がＯＦＦ状態となるときのｖｔｎｌ、Ｖｉｎ２の電圧
をＶＬ（後に示される真理値表の０に対応）とする。

第１１図において、ＶＤＤが印加されトランジスタＭ１
がＯＮ状態のときＶｉｎｌ、Ｖｉｎ２に電圧ＶＬが印加
されると、トランジスタＭ２、Ｍ３がＯＦＦ状態となり
、出力点Ｆの出力信号ｖ−ｅ−廿÷には、はぼＶＤＤの
萬電位（後にＬＬｊ 示される真理値表の１に対＋６　）が発生する。また、
Ｖ　ｊ、　ｎ　ｌ　、　Ｖ　ｉ　ｎ　２に電圧ＶＨが印
加されるとＭ２．Ｍ３はＯＮ状態となるため、出力点Ｆ
の出力信号Ｖ　４　ｅ＋には、約０ボルトの電位ｕｔ （後に示される真理値表のＯに対１５　）が発生する。

同様に、Ｖ　ｉ　ｎ　ｌにＶＨ，Ｖ　ｉ　ｎ　２にＶ’
Ｌｆそれぞれ印加した場合および■ｉ　ｎ　ｌにＶＬ。

Ｖ　ｉ　ｎ　２にＶＨをそれぞれ印加した場合をも想定
して真理値表を作成すると、％８表のようになる。

（８） 第舎表 第零表 第音表の真理値表から分かるごとく、ＭＯＢ型トランジ
スタＭ２、Ｍ８がともにＯＦ　Ｆ状態で出力はＯＮ状態
、またＭ２．Ｍ８のどちらかがＯＮ状態であれば出力は
ＯＮ状態、そしてＭ２、Ｍ８が共にＯＮ状態であるとき
のみ出力はＯＦＦ状態となり、この論理回路はＮＡＮＤ
論理の機能を持つことになる。また、第１２図はＭＯ８
型トランジスタ３個で構成された論理回〔発明が解決し
ようとする課題〕 従来の半導体装置は以上のように構成されているので、
ソース−ドレイン間の印加電圧が定寸ると、あるゲート
電圧によって定まる一つの状態のドレイン電流が流れる
ように制御される。

とができなかった。このため半導体装置の高機能化にあ
たっては、多くの素子数が必要とな、りを実現するため
には素子数が多くなり、十分高性能化が果たせなかった
。

この発明に上記のような問題点を解決するためになされ
たもので、二つ以上あるゲート電極に任意の電圧を印加
することにより、一つの半導体装置で二つ以上の状態で
の電気特性ケ得ることができるような半導体装置を得る
ことを目的としている。

〔課題を解決するための手段〕

この発明に係わる半導体装置は、ソース領域とドレイン
領域とを結ぶ経路の電流を、ゲート電極に印加される信
号により制御するために、少なくとも二つのゲート電極
を、上記両ｇＡ域を結ぶ、少なくとも二つの経路に沿っ
て一方の領域力・ら他方の領域まで、互いに並べて延長
したものである。

また、ソース領域とドレイン領域とを結ぶ経路を区分し
て、少なくとも二つのゲート電極を配置したものである
。

また、前記のとさき半導体装ｆｆ１Ｈ半導体基板に素子
分離のための絶縁膜を形成し、ゲート絶縁膜全形成する
工程、ゲート絶縁膜に４′を体をＴｉ台し、ゲート電極
？形成する工程、半導体基板設面に不純物全拡散し、ソ
ース領域、ドレイン領域となる高濃度不純物拡散層を形
成する工程、ゲート電極を二つ以上に分割し、分割され
たゲート電極間全絶縁する工程、素子表面に絶縁楔全形
成する工程およびソース領域、ドレイン領域およびゲー
ト電極に配線用電極を形成する工程を含む製造方法によ
り製造されるものである。

〔作用〕

上記のように構成された半導体装置は、ソース領域とド
レイン領域とを結ぶ経路に沿って、ゲート電極が分割さ
れ、配置されていて％電圧が印加されたゲート電極の下
の半導体基板表面領域に伝導層が誘起される。このため
、ソース領域とドレイン領域との間に、ある電圧が印加
きれた場合、分割されたゲート電極の電圧の印加の方法
を選定Ｔることにより、ソース−ドレイン間の電流をゲ
ート電極の分割数に応じて段階的に変化させることがで
きる。

〔発明の実施例〕

第１図ｔａｌ　ｌ−ｊ本発明の一実旌１３’ｌｌ　ｋ示
す平面図であり、ソース領域１（２）とドレイン領域（
３）との間を結ぶ経路に沿って、両唄域の間を結ぶ、第
１ゲート電極（８ａｌおよび第２ゲート電極（６ｂ）が
ゲート絶縁膜＋５１の表面に結合された構成で示されて
いる。第１図ｔａｌにおいては、ソース領域２）、ドレ
イン領域１３）およびゲート電極（８ａ）　。

（６ｂ）を保護するための絶縁膜（７ａ）　　　（７ｂ
）が除かれた状態で示されている。筺た、第１図１ｄｌ
におりて、Ｌはゲート長音、Ｗｌは第１ゲート電極のゲ
ート幅を、Ｗ２は第２ゲート電極のゲート幅を示してい
る。第１図（＋）１および第１図（ｏｌに第１図ｔａｌ
で示された本発明の実施例のＩ　−Ｉ’断面およびｎ　
−ｎ’断面での断面図であり、第１図（８Ｌ１で除かれ
た絶縁膜（７ａ）、＋７ｂｌが描かき（２）０えられて
いる。第１図ｔ（１１は本実施例ケ示した記号で、Ｄは
ドレイン電極、Ｓはソース電極、Ｇ１　は第１ゲート電
極、Ｇ２は第２ゲート電極を示している。この構成の場
合、二種のトランジスタを並列に配置したような構成に
なっている。第１図１ｄｌに記号が示されたこのような
トランジスタにおいて、いまたとえばｆｆ１ｌゲート電
極および第２ゲート電極のゲート幅の関係がＷ　、　＞
　Ｗｔとすると、ドレイン電流より９　と第１ゲート電
圧ＶＧＩおよび第１ゲート電圧ＶＧ２との関係（より５
−ＶＧＩ、ＶＧ２特性）は第２図に示されているように
なる。ドレイン填極ＤＫ電圧ＶＤｓｔ”印加している状
態で、第１ゲート電極ａ　１ｖｃ電圧ＶＧｌ、第２ゲー
ト電極Ｇ２に電圧Ｖｏ２．ｆｚ印加したとき、よりＥＩ
−ｖｏｌ、ｖｏ２特性はａ点を通る曲線■となる。

この状態でＶＯ２，＝０とし、ｖａｘ＊ｙ化させると、
その１０日−ＶＧＩ特性はｂ点を通る曲線■となる。ま
た逆にＶＧＩ−０とし、ＶＧｇを変化させると、そのＩ
ｎ５−ＶＧ２特性は０点を通る曲線■となる。また別の
見方をすると、ドレイン電極りに印加される電圧を一定
（ＶＡ）にした状態で第１ゲート電極Ｇ１、第２ゲート
市極Ｇ２に印加される電圧値をＶＡと定めて第ｌゲート
電極Ｇ１、第２ゲート電極０２をＯＮ。

ＯＦＦすることにより、一つのトランジスタでドレイン
電流よりｓの値がａ、ｂ、ｃと段階的に変化させること
ができる。これは一つのトランジスタで複数の電気特性
を得ることができること？示している。

第３図は上記の、一つのトランジスタで複数の電気特性
を得ることができることの応用として、従来のトランジ
スタ１個と本発明のトランジスタ１個と全開いてＮＯＲ
回路が構成され得ることを示した図である。点線の円で
囲まれた部分が本発明のトランジスタである。このとき
第１ゲート電極および躬２ゲート電極のゲート幅の関係
がＷｌ−Ｗ２であるとする。入力信号Ｖｉ　ｎｌ、　Ｖ
　ｉ　ｎ　２は高電位ＶＨでＯＮ状態となり、論理の１
と対応している。出力点けＦで、その電圧はｖｅ−＋ｆ
−譬である。

０　晩　を 第主表 第３図の構成の回＃＠ば、第牛表に示された真理値表の
ごとく、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２がＯ
ＦＦ状態のときのみ出力点Ｆの円方信号■＋計４に高電
位が発生するため、Ｎｕｔ　ｔ ＯＲ論理の機能全行っている。このように従来装置では
３個のトランジスタで構成されたＮＯＲ回路が本発明の
トランジスタを用いれば２個で構成され得る。

また上記の実施例ではソース領域（２）とドレイン領域
（（３）との間を結ぶ経路に沿って、両領域の間を結ぶ
二つのゲート電極で構成されたトランジスタの例が示さ
れているが、上記両頭にを結ぶ経路を区分して、配置さ
れた複数のゲートを用いて構成きれたトランジスタも同
様の効果が期待できる。第４図（ａ、１はこのような他
の実施例を示す平面図で、ソース領域；（２）とドレイ
ン領域３）との間を結、ぶ経路を区分して二つのゲート
電極＜Ｂ　ａ）　’Ｊ　　（ｔｌ　ｂ）がゲート絶縁膜
、５１の表面に結合された場合を示している。第４図＋
ａｌではソース領域＋（２）、ドレイン領域（（３）お
よびゲート電極（８ａ）　　　（６１）＞ｋ保護するた
めの絶縁膜（７ａ）　　　（７ｂ）が除かれた状態で示
されている。また第４図ｔａｌにおいて、Ｗは各々のゲ
ート幅を、Ｌｌは第１ゲート電極Ｇｌのゲート長を、Ｌ
、は第２ゲート電極Ｇ２のゲート長を示している。第４
図＋ｂｌは第４図ｔａｌで示された本発明の実施例のＩ
−Ｉ’断面での断面図であり、第４図ＩＪＬＩで除かれ
た絶縁［（７ａ）、（７ｂ）が描き加えられている。第
４図１０）は本実施例？示した記号で、Ｄはドレイン電
極、Ｓはソース電極、Ｇｌは第１ゲート岐極、Ｇ２は第
２ゲート電極を示している。第１ゲート電極および第２
ゲート肛極のゲート長の関係は、例えばＬｌ＞Ｌ２であ
るとする。この場合のより＋３−ＶＧＩＶＧ２特性が第
５図に示されている。

この場合第１ゲート電極Ｇｌ、第２ゲート電極Ｇ２に同
じ電圧を印部し、その電圧を変化させたときは、ゲート
長Ｌ１、Ｌ、を加算したゲート長をもつトランジスタと
同様な特性にイ得ることができる。この電流−電圧特性
（ＩＤθ−ＶＧ特性）は第５図のａ点を通る曲線■によ
り示される。

次に第２ゲート屯極Ｇ２に印加される電圧を、第１ゲー
ト電極Ｇ１に印加される電圧よりαだけ変化させた場合
、ドレイン電流Ｉｎｓは変化する。ＶＧ　２＝ＶＧ　ｌ
−１−ａのときは、ドレイン電流よりｓは流れ易くなり
、ａ点から上のｂ点を通る曲線■に示されるより　８−
　Ｖ　ａ　１特性となる。

またＶＧ２＝ｖｏ１−αのときは、ドレイン電流ＩＤＳ
はｒ＃流れ離〈なり、ａ点から下の０点を通る曲線■に
示されるより５−ＶＧＩＰ＃性となる。このため第１ゲ
ート屯極Ｇ　Ｉ　Ｖｃ印那される電圧をＶＧｌ＝ＶＡと
し、ＶＧ２の１直ｆ　Ｖ　Ｇ　２　＝　Ｖ　Ｇ　１、Ｖ
Ｇ　２＝ｖｏ　１＋ぼ、ＶＧ　２＝Ｖ（）　ｌ−υと質
化させると、第５魁点、ｂ点、０点の電流値を得るこの とができる。

この応用として、先の実施例と同様にして、論理回路全
構成することができる。第６図は、その論理回路の実施
例で、従来のトランジスタ１個−１〜で％回路が構成さ
れ得る ことを示した図である。点線の円で囲まれた部分が本発
明のトランジスタである。このとき粥ｌゲート電極およ
び化２ゲート覗憧のそれぞれの長さの関係はり、＝Ｌ、
とする。入力信号Ｖｉｎｌ　、　Ｖ　ｉ　ｎ　２は高電
位ｖＩ（でＯＮ状態となシ、論理の１と対応している。

出力点はＦで、そのα旬　・ 第　　字　　表 また、第７図１ｍｌから第７図ｔｆｌは本発明に係わる
半導体装置の製造方法を示すために、その工程に従って
示した素子の断面図である。図において、　（１）〜：
ｅ＋、（８）、（９）、１（２）１．２ｚは前記従来装
置の製造方法の素子の断面図において示したものと同じ
である。

寸ず、２厘の半導体基板Ｉｌｌ上にフィールド酸化膜と
呼ばれる絶縁膜（４）が形成され、素子の分離が行われ
る。その後ゲート絶縁膜（，５）、例えば酸化シリコン
膜が形成され、次いでゲート電極もその一部に含捷れる
４電体３０１１例えばポリシ硼 リコン膜がゲート絶縁膜＋５１の表面に形成され、更に
上記導電体−の表向にレジスト圓が塗布され、写真製版
技術によりバターニングされる。

ここまでの工程によって形成された素子の状態の断面図
が第７図ｔａｌである。

次いでバターニングされたレジス）ｔ、！１）’Ｑマス
クとして％導電体（４））がエツチングされ、ゲート電
極（６）が形成される。その後イオン注入技術を用いて
、半導体基板１１）の表面に不純物、例えばヒ素が注入
され、Ｎ型半導体のソース領域）２Ｎ型半導体のドレイ
ン領域（３）が形成される。

ここまでの工程によって形成された素子の状態の断面図
が第７図（ｂ＋である。以上の工程は従来装置の工程と
同じである。

次にレジストｔ３ｔｌｌ全塗布し、ゲート電極１６）全
分割するために、写真製版技ｉ’に用いてノくターニン
グされる。ここまでの工程によって形成された素子の状
態の断面図が第７図１０）である。

その後、バターニングされたレジストｆマスクとして、
ゲート［電極１Ｇ）である導電体がエツチングされ、分
割されたゲート電極（Ｂａ）、（ａｂ）が形成される。

ここまでの工程によって形成された素子の状態の断面図
が第７図１ｄ−）である。

次いで分割されたゲート電極（６ａ）、ｒ６ｂ）の間を
絶縁するために１絶縁暎（７ａ）例えばシリコン膜が熱
処理により形成され、更に、ソース領域）２）、ドレイ
ン領域１３）およびゲート電極（６ａ）、（６ｂ）を保
護するため絶縁膜（７ｂ）が、例えばＣｖＤ技術により
積層される。ここまでの工程によって形成された素子の
状態の断面図が第７図（ｅｉである。

その後、上記絶縁膜（７ａ）、（７ｂ）の、上記両饋域
およびゲート電極（６ａ）　　　（６１））上の部位に
は写Ｓ製版技術を用いてコンタクトホール（８）が穿孔
され、アルミの配線用電極（９）が形成される。ここま
での工程によって形成された素子の状態の断面図が第７
図ｔｆｌである。

ところで上記説明では％ＮチャンネルＭＯＳトランジス
タ（五ンハンスメント形）の」局舎について述べたが、
その他の半導体装置についても利用できることは言うま
でもない。

〔発明の効果〕

本発明は、以上説明したように構成されているので、以
下に記載されるような効果全奏する。

１素子でもって２以上の状態の電気特性？得ることがで
きるので、少ない素子数で論理回路を構成することがで
き、素子の高集積化がＯＩ能となるお共に、１素子１出
力ではなく、中間的な値の複数の出力が可能となる。

また、本発明の半導体装置の製造方法によりゲート電極
が分割された半導体装置を製作することができる。

【図面の簡単な説明】

第１図ｔａ＋はこの発明による半導体装置の一実施例を
示す平面図、第１図ｆｂ＋および第１図ｔｏ＋はこの発
明装置の一実施例の断面図、第１図１（１１汀この発明
装置の一実施例の記号を示す図、第２図はこの発明装置
の一実施例の電気特性全示す図、第３図はこの発明装置
の一実施例を用いたＮＯＲ回路の図、第４図ｔｌｌＬｌ
けこの発明装置の他の実施列を示す平面図、第４図ｉｂ
＋はこの発明装置の他の実施列の断面図、第４図＋ｃ）
はこの発明装置の他の実施例の記号を示す図、第５図は
この発明装置の他の実施例の電気特性を示す図。 第６図はこの発明装置の他の実施Ｆ！ＡＪ’ｆｒ用いた
ＮＡＮＤ回路の図、第７図はこの発明の半導体装置の製
造方法の各工程における半導体装置の断面図、第８図ｔ
ａｌは従来の半導体装置の平面図、第８図１１）ｌは従
来の半導体装置の断面図、第８図０）に従来の半導体装
置の記号全示す図、第９図は従来の半導体装置の製造方
法の各工程における半導体装置の断面図、第１θ図は従
来の半導体装置の電気特性を示す図、第１１図は従来の
半導体装置を用いたＮＡＮＤ回路の図および第１２図は
従来の半導体装置を用いたＮＯＲ回路の図である。 図において、：１１は半導体基板、（２）はソース領域
、＋（３）はドレイン領域、（４１は絶縁膜、＋５１は
ゲート絶縁膜、（８ａ）、　（６ｂ）Ｖｉゲート電極、
Ｃ’ｉ　ａ）　　　（７１））は絶縁膜および（９）は
配線用電極である。なお、各図中同一符号は同−又は相
当部分全示ｆ０

Claims (3)

【特許請求の範囲】
1. （１）ソース領域とドレイン領域、これら両領域を結ぶ
   、少なくとも２つの経路に沿つて、一方の領域から他方
   の領域まで、互いに並べて延長された、少なくとも２つ
   のゲート電極を備え、上記ゲート電極の少なくとも一つ
   に信号が印加されることにより、上記両領域を結ぶ経路
   の電流を制御することを特徴とする半導体装置。
2. （２）ソース領域とドレイン領域、これら両領域を結ぶ
   経路を区分して配置された、少なくとも２つのゲート電
   極を備え、上記すべてのゲート電極に信号が印加される
   ことにより、上記両領域を結ぶ経路の電流を制御するこ
   とを特徴とする半導体装置。
3. （３）半導体基板に素子分離のための絶縁膜を形成し、
   ゲート絶縁膜を形成する工程、ゲート絶縁膜に導電体を
   結合し、ゲート電極を形成する工程、半導体基板表面に
   不純物を拡散し、ソース領域、ドレイン領域となる高濃
   度 不純物拡散層を形成する工程、ゲート電極を二つ以上に
   分割し、分割されたゲート電極間を絶縁する工程、素子
   表面に絶縁膜を形成する工程およびソース領域、ドレイ
   ン領域、ゲート領域に配線用電極を形成する工程を含む
   半導体装置の製造方法。