JPH03129934A - ビツトレートの整合回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はエラスティックなメモリを用いて２つの信号の
ビットレートを整合（適合）調整するための回路装置に
関する。

従来技術 この種の回路装置は情報伝送において例えばプレジオク
ロナスな信号をまとめるプレジオクロンのマルチプレク
サの場合に必要とされる２つの２進信号は、それらのビ
ットレートは公称的には等しいがしかし実際には所定の
許容範囲内で公称値とは異なることがある時に、プレジ
オクロンと称せられる。プレジオクロナスな信号がブレ
ジオクロンマルチプレクサによりまとめられ得る前に、
プレジオクロナス信号はすべて、個々のプレジオクロナ
ス信号の有するビットレート（いわゆる正のスタッフ技
術の場合）よりも多少高い同じビットレートへ移されね
ばならない。このビットレートの差は、より高いビット
レートの信号の中へ時おり付加的にいわゆるスタッフビ
ットを挿入することにより、解消される。本発明の装置
は、とくにこの過程を前もって準備処理して実施させる
回路装置である。相応の回路装置がプレジオクロンデマ
ルチプレクサに後置接続されており、その目的はスタッ
フビットを除去して次にビットレートをそのもとの値へ
もどすためである。

エラスティックメモリを用いて２つの２進信号のビット
を適合調整するための回路装置は、例えばドイツ連邦共
和国特許第２５１８０５１Ａ１号に示されている。この
装置の場合、第１アドレス計数器が第１の信号のピッド
クロックパルスによりクロック制御され、さらに第２の
アドレス計数器が第２の信号の（簡単に変更される）ヒ
／トクロックパルスによりクロック制御される。これら
のアドレス計数器は、アドレス制御可能なバッファメモ
リのだめの書き込みおよび読出しアドレスを発生する。

そのため第１信号はビット毎にバッファメモリの中へ読
み込まれるかまたはここから読出される。公知の装置の
場合は位相比較器と制御回路から構成されているスタッ
フ決定回路が、計数器の書き込み−および読出しアドレ
スを比較して、位相比較器の出力信号を用いて次のこと
を決定する。即ち読出し計数器のためのクロックパルス
においてクロックパルス縁を抑圧して、さらにバッファ
メモリの中の後続のビットに代えてスタッフビットを伝
達する必要があるか否かを決定する。

公知の装置を１４０Ｍビット／Ｓおよびそれより大きい
オーダのビットレートに対して使用すべき場合は、この
装置はＥＣＬ技術により実施する必要がある。しかしＥ
ＣＬ技術による回路の場合は、同等のＣＭＯＳ技術によ
る回路の場合よりも一層高い損失電力が生ずる。しかし
ＣＭＯＳ技術による回路は約８０ＭＨｚまでの周波数に
対してしか使用できない。

発明の解決すべき問題点 本発明の課題は、１４０Ｍビット／ｓのオーダのビット
レート用に使用可能でかつＥＣＬ技術でわずかな部品し
か必要とされないようにした、冒頭に述べた形式の回路
装置を提供することである。

問題点を解決するだめの手段 この課題は本発明により次の構成により解決されている
。即ち、 ａ）第１の信号および第２の信号のビットクロックを比
１：ｎに逓降変換する手段を備え、ｂ）前記第１の信号
のｎ個の直列ビットのビット群をそれぞれｎ個の並列ビ
ットのビット群に変換しかつ群毎に前記エラスチックメ
モリに書込みかつ同様に再び前記エラスチックメモリか
ら読み出す直列−並列変換器を備え、 Ｃ）前記並列ビット群はｎ個の出力側を有する制御可能
な選択マトリクスに供給され、該選択マトリクスは１つ
より多くのビット群のｎ個の選択されたビットを前記ｎ
個の出力側に転送する手段を含んでいることによって解
決されている。

この種の回路装置はプレジオクロン形式のデマルチプレ
クサに対して特別に構成されている。即ちこの場合、当
業者は選択マトリクスを好適にエラスティックメモリの
入力側に設けることができる。プレジオクロンマルチプ
レクサ用の相応の回路が請求項２に示されている。この
構成の変形を請求項３が含む。別の有利な構成がその他
の従属形式請求項に示されている。

図面およびプレジオクロンマルチプレクサおよびプレジ
オクロンデマルチプレクサの実施例を用いて、本発明の
詳細な説明する。

実施例の説明 第１図において端子ｌに、公称ビットレート１３９２６
４Ｍビット／Ｓの第１の２進信号が加えられる。さらに
端子８に、フレーム構成化された、公称ピントレート１
５５５２Ｍビット／Ｓの第２の２進信号が現れる。この
第２の２進信号は第１の信号の全体のビットの外に、ス
タッフビット、スタッフ情報ビットならびに別の補助情
報を含む。

前記のフレームはいわゆる同期トランスポートモジュー
ルＳＴＭ−１である（例えばＣＣＩＴＴ−勧告形式Ｇ７
０７．Ｇ７０８およびＧ７０９を参照のこと）。

端子１０に第１信号のビットクロックパルスが加えられ
る。このクロックパルスは第１分周器１１において１７
８に分周される。分周されたクロックパルス−以下、書
き込みクロックパルスと称する−はパルス繰返し周波数
１１４０８ＭＨｚを有する。そのためこの実施例の場合
は整数の変数ｎか通常の様に８に選定される。

書き込みクロックパルスともとのビットクロックが直列
並列変換器２に供給される。この変換器は第１信号の８
つの直列のビットを８つの並列のビットへ変換する。変
換されたビットは線路３１〜３８を介してバッファメモ
リ４の８つの読み込み入力側へ導かれる。線路３１〜３
８の各々に、繰り返し周波数１７４０８　ＭＨｚのヒ／
トが送出される。そのため全部の部品−以下の例外は除
いて一第１図において分周器１１と直列並列変換器２の
右側に設けられている全部の部品が、損失の少ないＣＭ
Ｏ３技術を用いて構成されている。書き込みクロックパ
ルスにより第１のアドレス計数器１２−以下では書き込
み計数器と称する−が順次連続的にセ・ントされる。こ
の計数器は周期的に書き込みアドレスを８ビツト（ｌバ
イト）幅のバッファメモリ４のために発生する。書き込
みクロックパルスは位相比較ｉ６の一方の入力側へも導
かれる。

しかし位相比較器１６のために、このビットクロックパ
ルスを別の値に分周することもできる。書き込み計数器
１２により発生される書き込みアドレスの下に第１審号
がバイト毎にバッファメモリの中にファイルされる。

端子１７に加えられる第２の２進信号のビットクロック
パルスは第２分周器１４へ導かれるこの第２分周器もこ
のクロックパルスを１／８に分周する。

この分割されたクロック−以下読み出しクロツタと称す
るーおよび元のビットクロックは、並列−直列変換器７
に供給され、さらに出力端子８に導通される。この変換
器７は並列処理された第１信号をビットレート１５５．
５２Ｍｂｉ　ｔ　／　ｓの直列第２信号に変換する。第
１図の分割器１４と並列−直列変換器７の左側にあるす
べての構成素子は一構成素子２と１１を除いて一損失の
少ないＣＭＯ５技術で構成されている。というのは、こ
れら構成素子は最大１９゜４４ＭＨｚまで処理すればよ
いからである。

読み出しクロツタはアドレス計数器１３により読み出し
アドレスを周期的に形成するため使用され、同時に位相
比較器１６の第２入力端と制御ユニット１５に供給され
る。

充填状態監視器９は書き込みアドレスおよび読み出しア
ドレスの間隔を監視し、この間隔が目標値から非常にず
れていると特徴信号を制御装置１５に送出する。目標値
として最大アドレスの半分が設定される。

第１図の回路装置の作用は、第２信号のフレーム内です
べての補助情報がバイト毎に伝送され得るとすれば容易
に理解されよう。しかしこの実施例では、多数の補助情
報（例えばフレームヘッド）をバイト毎に、スタッフビ
ットはビット毎に挿入しなければならないから困難であ
る。個々のビットまたはバイトを第２信号に挿入するこ
とができるように、バッファメモリ４の８つの読み出し
出力側４１〜４８（第２図参照）は同数の選択マトリク
ス５の入力側と接続されている。

第２図はこのような選択マトリクスの実施例を示す。選
択マトリクスは７つの遅延素子■１〜■７を有し、その
７つの入力側と接続されている。遅延素子Ｖｌ−Ｖ７は
、選択マトリクス５の入力側４２〜４７のビットを読み
出しクロックのｌクロック期間だけ遅延する。このよう
にして全部で１５の選択マトリクスの内部接続点が形成
される。さらに選択マトリクスは８つの８＝１選択回路
Ａｌ−Ａ３を有する。これら選択回路の出力側は同時に
選択マトリクス５の出力側６１〜６８である。各選択回
路Ａ１〜Ａ８は８つの入力側を有し、それらの夫々は接
続点Ｚ　ｌ−Ｚ　ｌ　５の１つと接続されている。個別
的には選択回路Ａｌは接続点Ｚｌ−２８に接続されてお
り（第２図では最初と最後の接続のみが示されている）
、選択回路Ａ２は接続点２２〜Ｚ９に接続されており、
選択回路Ａ８は接続点２８〜２１５に接続されている。

選択回路Ａｌ−Ａ３はアドレス制御されて、その入力側
の１つを出力側と接続する。選択回路Ａｌ−Ａ８に対す
る制御線路およびクロック供給線路は第２図には示され
ていない。

第１表 第１表は、第２図による選択マトリクスの作用の説明に
用いる。表はその左側の端の列に接続点ｚ１〜Ｚ１５が
示されている。最上性には読み出しクロックのクロック
期間の番号が記入されており、この番号は同時に列番号
として用いる。読み出しクロックのＩＯクロック期間の
事象に基づき選択マトリクス５の機能が示されている。

列ｌには、第１の読み出しクロック期間中に接続端子２
１〜Ｚ’１５に印加されるデータが示されている。これ
は読み出された第１バイトのビットａｌ−ａ８である。

二重の囲みは、第１バイトのビットが上から下へ順番に
、すなわち、ここではａｌからＡ８が順番に、選択回路
Ａｔ−Ａ３の相応の調整により、選択マトリクス５の出
力線路６１〜６８へ送出されたことを意味する。第２の
クロック期間では一第１表の第２列に示されているよう
に一第２バイトのビットｂｌ−ｂ８が接続端子Ｚ８〜Ｚ
１５に印加され、一方先行するバイトのビットａ１〜ａ
８は接続点Ｚｌ〜Ｚ７に印加される。第２列の二重に囲
んだ部分もまた選択回路Ａｌ−Ａ３の接続状態を示す。

今度は接続点Ｚ７〜Ｚ１４が線路６１〜６８に接続され
る。第２バイトからビットｂ１〜ｂ７が伝送され、先行
するバイトの第８ビツトａ８が反復されていることがわ
かる。この反復ビットは線路６１に送出され、その値が
問題でない場合（例えばスタッフビット）不変に留まる
ことができる。その他の場合は図示していない回路装置
により所定の値にオバライトされ（書換えられ）なけれ
ばならない。読み出しクロックの第３クロック期間では
、新たなバイトのビットｃ１〜ｃ８が接続端子ｚ８〜Ｚ
１５に発生する。これに対し先行するバイトのビットｂ
２〜ｂ８は接続端子ｚｉ−ｚ７に印加される。第３列の
二重に囲まれた部分から、第１ビツトとして、第２バイ
トの、先行する読み出しクロックで伝送されなかったピ
ッ！・ｂ８が線路６１に送出されることがわかる。

ビットａ８の下線は、このビットにより伝送された情報
が受信機では既知であり、従ってオーバライドが必要な
場合はオーバライドすることができることを示す。相応
のことが第４列に対してもあてはまる。第４列では、第
４バイトのうちピッ１−ｄｉとＡ２のみが伝送され、第
３バイトの欠けたビットｃ８の伝送が追加されている。

他のすべてのビットｃ３〜ｃ７はオーバライドすること
ができる。ビットの付加的伝送が必要なければ、選択回
路Ａｌ−Ａ３の接続状態はそのままに留まり、従って選
択マトリクスの接続状態は、第１表の第３．５．７およ
び９列かられかるように変化しない。

選択マトリクスの接続状態をトラック数Ｓにより特徴付
けるならば（トラックというのは、ビットは種々の接続
状態にある選択マトリクスを介して種々のトラックを通
るからである）、第１表かられかるように、トラック数
は８つの異なる整数値を取り得る。第１列の接続状態で
トラック数が値０となり、続いて第７列の接続状態まで
にすべての整数値を経過するようにトラック数を選択す
れば、トラック数は伝送されるスタッフビットの数を、
モジュロ８を同時に表す。トラック数の数７が、第１表
の第７列から第８列への移行の際のように跳躍すると、
読み出しチャネルおよび遅延素子ｖ１−ｖ７はｌクロッ
クの間保持され、第１表の例では第７バイトがもう一度
読み出される。それにより情報が失われることがない。

従って制御回路１５は選択マトリクス５の接続状態を次
のように調整する。すなわち、制御回路が付加的に伝送
すべきビットをトラック数計数器、モジュロ８で計数し
、この計数器の状態ａに相応して、評価回路Ａｌ−Ａ３
に対する制御アドレスを送出するようにして調整する。

次に本発明の根拠と基準について説明する。

これに従い本発明ではトラック数（モジュロ８）が拡大
される。縮小については問題とならないというのは、こ
の場合常に付加的ビットが伝送されなければならないか
らである。以下ではスタッフビットに属さない補助情報
のビットに注意しなければならない。

書き込みアドレスおよび読出しアドレスの間隔基準は、
他の全ての基準よりも優位である。

間隔がその目標値から隔たっている場合、目標間隔に到
達するまでスタッフビットが挿入される。フレーム構造
のためにフレームラインごとに１ビツトしかスタッフィ
ングできないので、装置がインターリーブを採用してい
る場合、非常に長い間スタッフィングしなければならな
いこの場合、トラック数カウンタは０から７の全ての値
を継続的かつ周期的に連続走査する。

７から０への跳躍の際−表参照−読出しカウンタ１３お
よび遅延素子Ｖｌ−Ｖ７は、ｌクロックの開だけ停止す
る。読出しカウンタ１３の停止も制御回路１５により行
われる。

トラック数を増加させるためのさらに別の基準は、書き
込みクロックと読出しクロックの間の周波数偏差ないし
第１の信号のビットクロックと第２の信号のビットクロ
ックの間の周波数偏差である。この偏差に基づいてスタ
ッフィングする必要があるか否かを、位相比較器１６８
よび制御回路１５を用いて判定する。

単に位相比較器１６のみでは、書き込みクロックと読出
しクロックとを比較し、比較の結果を継続的に制御装置
１５に送出するだけである。位相比較器１６により、ス
タッフィングすべきである場合の生起−ただし読出しク
ロ・ンクの側縁がそれよりも遅い書き込みクロックの相
応の側縁へと急ぐよりも進んでいる場合の生起−が信号
化されると、実際に１ビツトをスタッフィングする場合
には、読出しクロックは１ビツトの持続時間だけ抑圧さ
れ（時間軸上でシフトされ）、これにより間隔は相応に
短くなるが、短縮は現れてこないので、エラー判定は継
続的にはなされない。しかしく第２の信号の）１ビツト
の持続期間だけ読みだしクロックを抑圧するには新たに
高速な構成素子が必要となるが、これはまさに回路によ
って回避されなければならない。それ故読みだしクロッ
クのシフトは行われない。これと同等のいかなる処理を
代わりに用いるのかは、以下の記載から読みとることが
できる。しかしながら、受信側で再生された第１の信号
におけるジッタに対する観点をまず最初に扱う。

ＳＴＭ−１−フレームの場合、ビットはフレームライン
の所定の位置にスタッフィングすればよい。このフレー
ムラインのスタッフ位Ｒよりも時間的に先行する位置に
おいて、スタッフ位置にあるビットがスタッフビットで
あるかあるいはデータビットであるかが、上述したスタ
ッフ情報ビットにより受信器に伝達される。この理由か
らスタッフィングするか否かの判定（スタッフィング判
定）は、大きさの順序に従って１つのフレームライン期
間中にスタッフ位置よりも前に下されなければならない
。この判定の時点が偶然にフレームに対して変動してい
る場合、１つの付加的なジッタがいわゆる待ち時間ジッ
ダとなる（これについてはＤｕｔｔｗｅｉｌｅｒ。

Ｄ、　Ｌ、　：　Ｗａｉｔｉｎｇ　ｔｉｍｅ　Ｊｉｔｔ
ｅｒ　Ｂｅ１ｌ　５ｙｓｔ。

Ｔｅｃｈ、Ｊ、５１．（１９７２）、１６５頁〜２０７
頁参照）。このためスタッフ位置にスタツ７ビツトある
いはデータビットを挿入すべきかの判定は、常に時間的
に等しい間隔でその位置よりも前に下されるのが望まし
い。

しかしながら本発明によればこの付加的なジッタ（待ち
時間ジッタ）は、スタッフィング判定に対する基準とな
る時点を系統的に変化させることにより回避される。

（ソフトされない）読出しクロックはＳＴＭｌ−フレー
ムに同期されているので、その都度スタッフ位置から十
分な距離にあり、常にスタッフ位置から時間的に等しい
間隔を有するような、フレーム中で選択された側縁を呈
示することができる。この側縁−これ以降基準側縁と呼
ぶ−は、制御ユニット１５によって（側縁をフレーム列
の始めに現れると同時に計数していくことにより）認識
され、この制御回路は、基準側縁に対してｍ番目の側縁
が発生すると位相比較器１６の出力信号を評価する、即
ちこの時点において（シフトされていない）読出しクロ
ックに対する書き込みクロックの位相状態の符号が決定
され、この符号を、識別することによりスタッフィング
の決定がなされる。

求められる整数ｍは整数ｍとｋの関数として表わされた
式 ％式％ の値ができる限り小さくなければならないという必要条
件から得られる。ここで、ＴＬは読出しクロックの周期
、ＴＳは書き込みクロックパルスの周期、Ｓは上述のト
ラック数を意味するこの必要条件そのものは、基準側縁
の時点での書き込みクロックパルスと想定上Ｓビットだ
けシフトされた読出しクロックパルスとの間の位相差の
考察により導出できる。トラック数Ｓを数８で割ること
は、ビットクロックパルスをｌ：８の比で逓降（分周）
することに関連している。−膜化の際には、この数８は
ｎで置換えられる。許容されるｍおよびｋの値の範囲は
、０〜７のすべてのＳに対して上述のように表わされた
式の値を十分小さくするようにして選定すべきである。

と言うのは、上記範囲が次のような装置構成に比して当
該装置構成が有する位相誤差の尺度をなすからである。

即ち、各ビット数を相互に比較する装置構成に比して当
該装置構成か有する位相誤差の尺度をなすからである。

大きさの点で２５より小さなｋおよびｍ値のすべてが許
容されるならば、ＴＬ／ＴＳ＝１７４０８／１９．４４
−０．８９５５およびいかなるＳの場合でも上述のよう
に表わされた式の値は０，１よりも小さくなる。

このようにして定められたｍ　（ｓ）は、制御回路１５
のメモリに記憶され、この制御回路は同様にＣＭＯ５技
術で構成されている。

つまり、トランク数５は読出しクロックパルスの側縁（
この側縁で位相比較器１６が呼出制御される）と選択マ
トリックス５のスイッチング状態を規定する。

第３図において、伝送系の受信側で、到来す乙、および
端子４１に供給される第１の２進信号が直並列変換器４
２に供給される。この第１の２進信号は１５５．５２Ｍ
ビット／Ｓの公称ビットレートを有し、かつ４つのＳＴ
Ｍ−１信号のうちの１つであり、この信号はＳ　ＴＭ−
４信号を図示していないデマルチプレクサによって分け
ることによって得られる。それと同時に、第４図の装置
には、第１の２進信号の、クロックパルスギャップが設
けられたビットクロックパルスが端子４１０を介して供
給され、かつ第１の２進信号から得られたスタッフ情報
ビットが端子４１８を介して供給される。このスタッフ
情報ビットおよびクロックパルスギャップが設けられた
ピットクロックパルスは、伝送されたＳＴＭ−４信号か
ら、図示していない、デマルチプレクサに所属の装置に
よって得られる端子４１８は制御装置４１５に接続され
ており、この制御装置４１５は大体において、周期的に
循環するトラック数カウンタから構成されており、この
トラック数カウンタを用いて選択マトリックス４５のス
イッチング状態がセットされる。このトラック数カウン
タはバイトクロツタパルスでクロック制御され、このバ
イトクロツタパルスは第１の２進信号のビットクロック
パルスを分周器４１１によって比ｌ：８で分周して得ら
れる。端子４１０のビットクロックパルス内のギャップ
（パルスの脱落個所）は、クロックパルスの低減の後分
周器４１１の出力側にバイトクロツタパルスギャップを
有するバイトクロツタパルスが得られるように分周され
る。第１の２進信号の実際の範囲内に方向づけるために
、制御装置４１５には端子４１９を介してこのために必
要な情報が供給される。この情報を供給するユニットは
同様にデマルチプレクサに配属されている。

選択マトリックス４５は、第１図ないし第２図の選択マ
トリックス５と同じ方式で構成されている。

直並列変換器４２によって、第１の２進信号はバイト形
式で線４３１〜４３８で選択マトリックス４５に伝送さ
れる。ギャップが設けられているバイトクロツタパルス
によってクロック制御される書込カウンタ４１２によっ
て制御されると、第１の２進信号はスタッフバイトなし
にバイト形式でバッファメモリ４４に書き込まれる。読
出しカウンタ４１３は、バッファメモリ４４からの同様
にバイト形式での読出しを制御する。読出されたバイト
は線４６１〜４６８を介して並直列変換器４７に伝送さ
れ、並直列変換器４７の出力側には第２の２進信号が１
３９．２６４Ｍビット／Ｓの公称ビットレートで出力さ
れる。位相比較器４９は、図示されていない位相制御ル
ープの構成部分であり、この位相制御ループを用いて第
２の２進信号の（ギヤングのない）ビットクロ・ンクパ
ルスが得られるこのピットクロックパルスは端子４１７
に供給される。このピットクロックパルスは分周器４１
４によって比ｌ：８で分周される。分周されたクロック
パルスで、読出しカウンタ４１３は制御され、かつ分周
されたクロックパルスと分周されていないクロックパル
スで並直列変換器４７が制御される。

第４図には、すべてのクロックパルス供給線が示されて
いるわけではない（このことは他のすべての図にもあて
はまる）。しかし、デジタルモジュールにクロックパル
スを供給することは当業者の常套的技術事項に属するの
で、図をわかりに＜＜シないためにそのような供給線は
省いである。

【図面の簡単な説明】

第１図は本発明によるブレジオクロナスマルチプレクサ
のための原理を示す回路図、第２図は選択マトリックス
の図、第３図は本発明によるプレジオクロナスデマルチ
プレクサの原理を示す回路図である。

Claims (1)

1. 【特許請求の範囲】 １、エラスチックメモリ（４）を備えた、２つの信号の
   ビットレートを整合する回路装置において、 ａ）第１の信号および第２の信号のビットクロック（１
   ０，１７）を比１：ｎに逓降変換する手段（１１，１４
   ）を備え、 ｂ）前記第１の信号のｎ個の直列ビットのビット群をそ
   れぞれｎ個の並列ビットのビット群に変換しかつ群毎に
   前記エラスチックメモリ（４）に書込みかつ同様に再び
   前記エラスチックメモリから読み出す直列−並列変換器
   （２）を備え、 ｃ）前記並列ビット群はｎ個の出力側を有する制御可能
   な選択マトリクス（５）に供給され、該選択マトリクス
   は１つより多くのビット群のｎ個の選択されたビットを
   前記ｎ個の出力側に転送する手段を含んでいる ことを特徴とするビットレートの整合回路装置。 ２、エラスチックメモリ（４）を備えた、２つの信号の
   ビットレートを整合する回路装置において、 ａ）第１および第２の信号のビットクロック（１０，１
   ７）を比１：ｎに逓降変換する手段（１１，１４）を備
   え、 ｂ）第１の信号のｎ個の直列ビットのビット群をそれぞ
   れｎ個の並列ビットのビット群に変換しかつ群毎に前記
   エラスチックメモリ（４）に書込みかつ該エラスチック
   メモリから読み出す直列−並列変換器（２）を備え、 ｃ）スタッフ決定回路（１５，１６）が設けられており
   、該スタッフ決定回路の決定結果が受信側に伝送される
   ことを特徴とするビットレートの整合回路装置。 ３、スタッフ決定回路（１５，１６）が設けられており
   、該スタッフ決定回路は該スタッフ決定回路の決定結果
   に依存してエラスチックメモリからの読み出し過程並び
   に選択マトリクス（５）を制御する請求項１記載のビッ
   トレート整合回路装置。 ４、スタッフ決定回路は制御装置（１５）および位相比
   較器（１６）を含んでおり、該位相比較器は場合に応じ
   て逓降変換されたビットクロックを比較する請求項２ま
   たは３記載のビットレートの整合回路装置。 ５、両ビットクロックは比１：ｎに逓降変換されている
   請求項４記載のビットレートの整合回路装置。 ６、制御装置（１５）は位相比較器（１６）の出力信号
   を前以て決められた側縁の発生の際に第２の逓降変換さ
   れたクロックにおいて評価しかつ読み出し過程並びに選
   択マトリクス（５）を該評価結果および先行する評価結
   果に依存して制御する請求項６記載のビットレートの整
   合回路装置。 ７、制御回路（１５）はトラック数（ｓ）をスタッフビ
   ット当りモジュロｎの１単位だけ高めかつトラック数ｓ
   が値ｎ−１を飛び越すとき、ビット群の読み出しを繰り
   返す請求項６記載のビットレートの整合回路装置。 ８、前以て決められた側縁が、第２の逓降変換されたク
   ロックにおいて基準側縁に対してｍ番目の側縁であり、
   その際ｍは次の式 ｍ＾＊ＴＬ／ＴＳ−ｋ−ｓ／ｎ の絶対値を、整数ｍおよびｎの関数として出来るだけ小
   さくするという要求から生じ、その際ＴＳないしＴＬは
   第１の逓降変換されたクロックないし第２の逓降変換さ
   れたクロックの周期持続時間である請求項７記載のビッ
   トレートの整合回路装置。 ９、エラスチックメモリ（４）はアドレス指定可能なバ
   ッファメモリであり、該バッファメモリに対して書込み
   計数器（１２）から書込みアドレスが発生されかつ読み
   出し計数器（１３）から読み出しアドレスが発生されか
   つ前記両計数器（１２，１３）は逓降変換されたクロッ
   クの側縁によって歩進接続される請求項１から８までの
   いずれか１項記載のビットレートの整合回路装置。 １０、充填状態監視部（９）は書込み計数器および読み
   出し計数器（１２，１３）のアドレスを比較しかつアド
   レス目標差から偏差があった際に信号を制御装置（１５
   ）に送出し、該制御装置はアドレス差を選択ないし切換
   マトリクス（５）の切換状態の変更および前記読み出し
   計数器（１３）の停止によって優先的に目標値に設定す
   る請求項９記載のビットレートの整合回路装置。