JPH0313005A

JPH0313005A - 多利得増幅器

Info

Publication number: JPH0313005A
Application number: JP14800889A
Authority: JP
Inventors: Takayuki Kadaka; 孝之香高
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1989-06-09
Filing date: 1989-06-09
Publication date: 1991-01-22
Anticipated expiration: 2014-11-10
Also published as: JP2976439B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」本発明は、利得を切り替えて使用する際に好適な多利得
増幅器に関する。

「従来の技術」従来の多利得増幅器の回路図を第４図に示す。

図においてｌはオペアンプであり、その出力信号電圧Ｖ
。を出力端子１７に出力する。６．７．１３および１４
は双方向性のアナログスイッチであり、各々図において
Ｃの符号を付したコントロール端と、符号を付していな
い一対の入出力端とを具備する。これらのアナログスイ
ッチにおいては、コントロール端Ｃに″　１″レベルの
信号を供給すると入出力端間が導通状態になり、　０”
レベルの信号を供給すると入出力端間が非導通状態にな
る。１０は発振防止用コンデンサである。図においてＳ
ＣｏおよびＳＣ８は一方が”　１”レベルとなると、他
方が”０”レベルとなるように、相補的に人力される制
御信号である。制御信号ＳＣｏおよびＳＣ１は各々アナ
ログスイッチ６および７のフントロール端Ｃに供給され
るとともに、各々インバータ１１および１２で反転され
て、アナログスイッチ１３および１４のコントロール端
Ｃに（１される。これにより、アナログスイッチ６およ
び１３は相補的に導通または非導通状態になり、アナロ
グスイッチ７および１４も同様に相補的に導通または非
導通状態になる。

１６は入力端子であり、外部から人力信号電圧Ｖｉが印
加される。入力端子１６と出力端子１７との間には、抵
抗器２（抵抗値Ｒ４゜）と抵抗器４（抵抗値Ｒ２゜）と
が直列に介挿されており、同様に抵抗器３（抵抗値Ｒ０
）と抵抗器５（抵抗値Ｒ２１）とが直列に介挿されてい
る。アナログスイッチ６および１３は、オペアンプ１の
反転入力端とアースとの間に順次直列に介挿されており
、これらアナログスイッチ６と１３との接続点は、抵抗
器２と４との接続点に接続されている。これと同様にア
ナログスイッチ７および１４はオペアンプ１の反転入力
端とアースとの間に順次直列に介挿されており、アナロ
グスイッチ７と１４との接続点は抵抗器３と５との接続
点に接続されている。

上記構成要素２．４．６．１１．１３は利得設定回路５
０を構成し、構成要素３．５．７．１２．１４は利得設
定回路５１を構成する。

上記構成において、制御信号ＳＣｏを”　１゛レベル、
制御信号Ｓ０１を”０゛ルベルに設定すると、アナログ
スイッチ６および１４は導通状態になり、アナログスイ
ッチ７および１３は非導通状態になる。したがって、抵
抗器２および４がアナログスイッチ６を介してオペアン
プ１の反転入力端に接続され、抵抗器３および５がアナ
９グスイノチ１４を介してアースに接続された状態にな
るので、入力端子１６から見た多利得増幅器の入力抵抗
Ｒ，および電圧利得Ｇ。は以下の通りになる。

Ｒｒ＝　Ｒｌｏ　／　／　Ｒ＋１＝Ｒ１’０Ｒ１１／　　（Ｒ１［ｌ＋Ｒ１１）−−−−
（１）Ｇｏ＝−Ｒ，、／Ｒ，、−・・　（２）また、信
号ＳＣｏを”０”レベル、信号ＳＣ１を°゛１”レベル
に設定すると、入力抵抗Ｒ１は（１）式と同じ値になり
、このときの電圧利得Ｇ、は、Ｇ　、＝　−Ｒ□１／Ｒ
１・・・・（３）になる。

ところで第４図におけるアナログスイッチ６．７．１３
および１４はいわゆるＣ−ＭＯＳ形のアナログスイッチ
であり、第２図に示すように構成されている。第２図に
おいて２０．２１は各々ＰチャンネルおよびＮチャンネ
ルの電界効果トランジスタ（ＦＥＴ）であり、これらの
ソース端およびドレイン端が入出力端子２３．２４に接
続されている。また、ＦＥＴ２０．２１のバックゲート
端子には正電圧Ｖ。Ｉ）および負電圧ｖｓ８が各々印加
されている。２６はコントロール端であり、外部から″
　１″レベルまたは＋１ｏ′１　レベルの制御信号ＳＣ
が供給される。信号ＳＣはＦＥＴ２０のゲート端に供給
されるとともに、インバータ２５で反転されてＦＥＴ２
０のゲート２１に供給される。

上記構成において１、コントロール端２６にパ０”レベ
ルの信号ＳＣが供給されると、ＦＥＴ２１のゲート端に
”０″レベルの信号ＳＣが供給されるとともにＦＥＴ２
０のゲート端に”　■”レベルの信号が供給される。こ
れにより、ＦＥＴ２０．２１が非導通状態になるから、
アナ９グスイノチが非導通状態になる。一方、コントロ
ール端２６に１”レベルの信号ＳＣが供給されると、Ｆ
ＥＴ２１のゲート端に”　■”レベルの信号ＳＣが供給
されるとともにＦＥＴ２０のゲート端に°°０°“レベ
ルの信号が供給される。これにより、ＦＥＴ２０．２１
が導通状態になるから、アナログスイッチが導通状態に
なる。

ところで、アナログスイッチへの入力電圧の電位とアナ
ログスイッチのソースの電位との関係がソースとバック
ゲート（基盤）との間を逆バイアスにする状態では、Ｍ
　ＯＳ　トランジスタの閾電圧■１の実効値が大きくな
り、アナログスイッチのオン抵抗が大きくなるという効
果（基盤電圧効果）があり、入力電圧により、オン抵抗
の変動が大きくなるということがあった。この結果、第
４図において、アナログスイッチ１３と６および１４と
７の接続点の電位が、流入電流によるオン抵抗部の電圧
降下により、接地電位より大きく上昇し、変動も大きく
なる。一方、アナログスイッチ６または７が導通状態で
は、オペアンプ１の反転入力端への流入電流が小さいの
で、電圧降下は小さ（、上記スイッチの接続点の電位は
ほとんど接地電位である。この結果、アナログスイッチ
の切替え時にアナログスイ・ノチの接続点の電位が大き
く変動するため、増幅器の応答が遅くなるという問題が
あった。

この問題を解決するために第３図に示すアナログスイッ
チが開発された。なお第３図において第２図の各部に対
応する部分には、同一の符号を付し、説明を省略する。

図において３９は基盤電圧効果補償回路であり、ＦＥＴ
３２．３３．３４とインバータ３０とにより構成されて
いる。ＦＥＴ３２．３３のドレイン端、ＦＥＴ３４のソ
ース端およびＦＥＴ２１のバックゲート端は相互に接続
されている。また、コントロール端２６はＦＥＴ３４の
ゲート端に接続されるとともに、インバータ３０を介し
てＦＥＴ３２．３３のゲート端に接続されている。ＦＥ
Ｔ３３．３４のソース端は入出力端２４に接続されてお
り、ＦＥＴ’３２のソース端およびバックゲート端には
負電圧Ｖ５５が印加されている。また、ＦＥＴ’３３の
バックゲート端には正電圧■。Ｄが印加されている。

上記構成によれば、コントロール端２６に１”レベルの
信号ＳＣが供給されると、ＦＥＴ３３．３４が導通状態
になり、入出力端２４に印加された電圧Ｖ、がＦＥＴ３
３．３４を介してＦＥＴ２１のバックゲート端に印加さ
れる。これにより、ＦＥＴ２１の基盤電圧効果によるイ
ンピーダンスの増加を補正することができる。また、コ
ントロール端２６に”０”レベルの信号を供給すると、
ＦＥＴ３３および３４は非導通状態になり、ＦＥＴ３２
は導通状態になる。したがって、）＜２クゲート端３１
には負電圧ＶＳ５が印加される。

上記動作によれば、第４図におけるアナログスイッチ６
．７．１３および１４を、第３図に示すように構成すれ
ば、前述した基盤電圧効果による影響を小さくすること
ができる。すなわち、人力信号電圧ｖ１が変化したとき
の、アナログスイッチ１３および１４のインピーダンス
の値とその変動が小さくなる。このため、アナログスイ
ッチ６と１３．７と１４の接続点の電位が接地電位にほ
ぼ近く、変動が小きくなるので、アナログスイッチの切
替り時の増幅器応答が速くなる。

「発明が解決しようとする課題」ところで第３図に示すアナログスイッチにおいては、コ
ントロール端２６に供給する制御信号ＳＣを”０″レベ
ルから”１”レベルに変化させると、ＦＥＴ２１のバッ
クゲート端に印加される電圧が、電圧Ｖ　ｓｓから■、
に急激に変化する。急激に変化することにより、ＦＥＴ
２１のゲート・チャンネル間の接合容量に蓄えられた電
荷が急激に放電されるから、入出力端２３および２４に
スパイク状のノイズが現れるという問題があった。

すなわち、第４図に示す多利得増幅器においては、アナ
ログスイ；４６．７、’１３および１４を第２図で示す
ように構成すると、アナログスイッチのオン抵抗の値と
その変動が大きくなり、その結果、アナログスイッチ６
と１３および７と１４の接続点の電位がアナログスイッ
チの導通、非導通時に変化するという問題があり、これ
らのアナログスイッチを第３図に示すように構成すると
、スパイク状のノイズが発生するという問題があった。

本発明の目的は、アナログスイッチ６と１３および７と
１４との接続点の電位がスイッチの導通、非導通時でほ
ぼ一定であるとともに、スパイクノイズを発生しない多
利得増幅器を提供することである。

「課題を解決するための手段」本発明は上記課題を解決するために、入力端子と、反転
入力端に供給された信号を反転増幅して出力端子に出力
する増幅器と、前記入力端子と前記出力端子との間に順
次直列に介挿された第１および第２の抵抗器と、アース
と前記反転入力端との間に順次直列に接続された第１お
よび第２のスイッチとを具備し、前記第１および第２の
抵抗器の接続点と前記第１および第２のスイッチの接続
点とを各々接続して成る複数の利得設定回路とを具備し
、前記第２のスイッチのいずれかを択一的にオンとし、
これに接続される前記第１のスイッチを相補的にオフと
するように構成した多利得増幅器において、前記第１の
スイッチにその入出力端間のインピーダンスの値とその
変動を補正する基盤効果補償回路を具備するアナログス
イッチを使用し、前記第２のスイッチに、前記基盤効果
補償回路を具備しないアナログスイッチを使用したこと
を特徴としている。

「作用」いずれかの利得設定回路の第２のスイッチをオンとする
と、他の利得設定回路の第２のスイ・ソチはオフとなる
。また、各部１のスイ・ノチは対応する第２のスイッチ
と相補的にオン／オフする。そして、オンとなった第２
のスイッチに接続された第１および第２の抵抗器は増幅
器の反転入力端子に接続された状態になり、これら第１
および第２の抵抗器の抵抗値の比によって多利得増幅器
の利得が設定される。また、他の利得設定回路に接続さ
れた第１の抵抗器は、各々対応する第１のスイッチを介
してアースに接続される。

本発明にあっては、第２スイツチは基盤効果補償回路を
具備していないから、ここでスパイク状のノイズは発生
しない。一方、第１スイツチは基盤効果補償回路を具備
しているので、そのインピーダンスの値とその変動が小
さい。また、第１のスイッチは基盤効果補償回路を具備
していることにより、スパイク状のノイズを発生するこ
ともあるが、これら第１のスイッチは増幅器に接続され
ていないので、増幅器にノイズが印加されない。

「実施例」次に本発明の実施例を図面を参照し説明する。

第１図は本発明の第１の実施例の電気的構成を示すブロ
ック図である。なお、図において第４図の各部に対応す
る部分には、同一の符号を付し、その説明を省略する。

図において６および７は基盤効果補償回路を具備しない
アナログスイッチ（第２図参照）であり、８および９は
基盤効果補償回路３９を具備するアナログスイッチ（第
３図参照）である。上記以外の構成は第４図と同じであ
る。

また、構成要素２．４．６．８、ｌｌは利得設定回路５
２を構成し、構成要素３．５．７．９．１２は利得設定
回路５３を構成している。

上記構成において信号ＳＣｏを″　１”レベル、信号ｓ
ｃ、を°′Ｏ″レベルにすると、第４図と同様にアナロ
グスイッチ６および９は導通状態となり、アナログスイ
ッチ７および８は非導通状態となる。このときアナログ
スイッチ８および９は、基盤効果補償回路３９を具備し
たことにより、スパイク状のノイズを発生することもあ
る。しかし、これらのアナログスイッチはオペアンプｌ
には接続されていないので、オペアンプｌにはこのノイ
ズが入力されない。また、アナログスイッチ９は基盤効
果補償回路３９を具備しているので、アナログスイッチ
９のオン抵抗の値と変動は小さく、そのため、アナログ
スイッチ８と６．９と７の接読点の電位は、はとんど接
地電位に近く、変動も小さくなる。一方、抵抗器２に接
続されたアナログスイッチロは、基盤効果補償回路を具
備していないから、入力電圧Ｖ、によって、そのインピ
ーダンスが変化する。しかし、オペアンプ１の入力抵抗
が大きいから、アナログスイッチ６に流れる電流は希少
である。したがって、アナログスイッチ８と６．９と７
の接続点の電位は、はとんど仮想接地電位の値に近くな
っている。したがって、上記構成によれば、アナログス
イッチの切替えによる接続点の電位変動が少ないので、
応答が速いメリットがある。

なお、本実施例は（２）式および（３）式で示す２利得
Ｇ。およびＧ、を随時選択して使用するものであるが、
抵抗器およびアナログスイッチ等を適宜追加することに
より、３段以上の利得を選択できるように構成すること
もできる。

「発明の効果」以上説明した通り、本発明によれば、入力インピーダン
スがほぼ一定であるとともに、スパイクノイズを発生し
ない多利得増幅器を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は第１図に
おけるアナログスイッチ６および７の回路図、第３図は
第１図におけるアナログスイッチ８および９の回路図、
第４図は従来の多利得増幅器の回路図である。ｌ・・・・・・オペアンプ（増幅器）、２．３・・・・
・・抵抗器（第１の抵抗１）、４．５・・・・・・抵抗
器（第２の抵抗器）、６．７・・・・・・アナログスイ
ッチ（第２のスイッチ）、８９・・・・アナログスイッ
チ（第１のスイッチ）　、’Ｌ　６・・・・・・入力端
子、１７・・・・・・出力端子、３９・・・・基盤効果
補償回路、５２５３・・・利得設定回路。

Claims

【特許請求の範囲】（ａ）入力端子と、（ｂ）反転入力端に供給された信号を反転増幅して出力
端子に出力する増幅器と、（ｃ）前記入力端子と前記出力端子との間に順次直列に
介挿された第１および第２の抵抗器と、アースと前記反
転入力端との間に順次直列に接続された第１および第２
のスイッチとを具備し、前記第１および第２の抵抗器の
接続点と前記第１および第２のスイッチの接続点とを各
々接続して成る複数の利得設定回路とを具備し、前記第２のスイッチのいずれかを択一的にオ
ンとし、これに接続される前記第１のスイッチを相補的
にオフとするように構成した多利得増幅器において、前記第１のスイッチにその入出力端間のインピーダンス
の変動を補正する基盤効果補償回路を具備するアナログ
スイッチを使用し、前記第２のスイッチに、前記基盤効
果補償回路を具備しないアナログスイッチを使用したこ
とを特徴とする多利得増幅器。