JPH0313120A

JPH0313120A - 差動増幅回路

Info

Publication number: JPH0313120A
Application number: JP1148749A
Authority: JP
Inventors: Akinori Tsukuda; 佃　秋範; Masahisa Nemoto; 正久根本; Haruo Mori; 森　春夫
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-06-12
Filing date: 1989-06-12
Publication date: 1991-01-22
Anticipated expiration: 2011-10-16
Also published as: EP0403174A2; EP0403174B1; JP2544808B2; DE69026648T2; US5065111A; EP0403174A3; DE69026648D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、電界効果トランジスタ（以下、ＦＥＴという
）を用いた半導体集積回路等における差動増幅回路、特
にガリウム砒素等の化合物半導体基板上に形成されるソ
ース結合型電界効果トランジスタ増幅回路等を用いて構
成される差動増幅回路に関するものである。

（従来の技術）従来、このような分野の技術としては、次のようなもの
があった。以下、その構成を図を用いて説明する。

第２図は、従来の差動増幅回路の一構成例を示す回路図
である。

この差動増幅回路は、入力電圧ＶＩ用の入力端子１およ
び基準電圧■Ｒ１用の入力端子２を有し、その入力端子
１．２には差動入力部１０が接続されている。差動入力
部１０は、入力電圧ＶＩによりオン・オフ動作するノー
マリオフ型ＦＥＴＩＩと基準電圧ＶＲＩによりオン・オ
フ動作するノーマリオフ型ＦＥＴ１２とを備え、それら
ＦＥＴ１１．１２のドレインが負荷部２０に接続される
とともに、ソースが定電流源用のノーマリオフ型ＦＥＴ
３０を介して負の電源電圧ＶＳＳに接続されている。

負荷部２０は、正の電源電圧ＶＤＤとＦＥＴ１１のドレ
インとの間に接続された負荷用のノーマリオン型ＦＥＴ
２１および電源電圧ＶＤＤとＦＥＴ１２のドレインとの
間に接続された負荷用のノーマリオン型ＦＥＴ２２とで
構成されている。さらに、ＦＥＴＩＩ、１２のドレイン
には出力電圧ｏｕｔ１．２用の出力端子４１．４２がそ
れぞれ接続されている。

次に動作を説明する。

基準電圧ＶＲＩより高い入力電圧ＶＩが入力端子１に印
加されると、ＦＥＴ１１はオンし、出力端子４１が“Ｌ
”レベルになる。そのため、出力端子４１から電流が流
入する。その電流と負荷ＦＥＴ２１からの電流とは、合
流してＦＥＴＩＩおよび定電流源３０を介し負の電源電
圧ＶＳＳに流れ込む。その時、ＦＥＴ１２はオフ状態で
あり、出力端子４２は゛Ｈ１ｌレベルとなる。その結果
、電源電圧ＶＤＤからＦＥＴ２２を介し出力端子４２か
ら電流が図示しない次段の回路へ流出する。

ここで、基準電圧ＶＲ１より低い入力電圧ＶＩが入力端
子１に印加されると、ＦＥＴ１１はオフし、出力端子４
１が“ＨＩＴレベルになる。そのため、電源電圧ＶＤＤ
からＦＥＴ２１を介して出力端子４１から電流が図示し
ない次段の回路へ流出する。その時、ＦＥＴ１２はオン
状態であり、出力端子４２は“Ｌｌｌレベルとなる。そ
の結果、出力端子４２から電流が流入する。その電流と
負荷ＦＥＴ２２からの電流とは、合流してＦＥＴ１２お
よび定電流源３０を介し負の電源電圧ＶＳＳに流れ込む
。

この差動増幅回路は負荷に負荷素子としてＦＥＴ２１．
２２を用い、その飽和ドレイン電流を定電流源３０の電
流の１／２程度に選んでいる。しかし、この方式では、
入力電圧ＶＩが大振幅で入力すると、出力波形に段がで
き、出力波形が劣化する欠点があった。

そこで、特公昭６４−７５２２号公報において第３図の
ような差動増幅回路が提案された。

第３図は、従来の他の差動増幅回路を示す回路図である
。

この差動増幅回路は、第２図中の負荷用のＦＥＴ２１，
２２をノーマリオン型ＦＥＴ２１ａ、２２ａに置き換え
、さらに、それらＦＥＴ２１ａ。

２２ａに逆方向のツェナーダイオード２３．２４をそれ
ぞれ並列接続させた回路構成となっている。

このように回路構成することで、負荷素子であるＦＥＴ
２１ａ、２２ａの両端の電圧が一定値以上になれば、ツ
ェナーダイオード２３．２４には電流が流れ、ＦＥＴｌ
１．１２の負荷抵抗は小さくなる。そのため、入力電圧
ＶＩが大振幅で入力しても、出力波形を劣化させること
がない。

（発明が解決しようとする課題）しかしながら、上記構成の差動増幅回路では、次のよう
な課題があった。

例えば、出力端子４１が“Ｌ９Ｔレベルになると、図示
しない次段回路から放電電流が流入される。

この場合、その放電電流と負荷ＦＥＴ２１ａからの電流
の和が定電流源３０の電流になるので、放電電流は、負
荷ＦＥＴ２１ａからの電流により制限を受けることにな
る。

一方、出力端子４１が“Ｈ′°レベルになると、図示し
ない次段回路へ充電電流が流出される。そのとき、ＦＥ
ＴＩＩはオフしているため、負荷ＦＥＴ２１ａからの電
流が充電電流となる。この充電電流は、負荷ＦＥＴ２１
ａの飽和ドレイン電流の設定が定電流源の１／２である
ために、その分、飽和ドレイン電流の設定により制限を
受けることになる。

このように、次段回路に対する放電電流と充電電流が制
限され、そのため、動作速度の高速化が阻害されるとい
う問題があり、それを解決することが困難であった。

本発明は前記従来技術が持っていた課題として、動作速
度の高速化が阻害されるという点について解決した差動
増幅囲路を提供するものである。

（課題を解決するための手段）第１の発明では、前記課題を解決するために、入力電圧
によりドレインとソース間の導通状態が制御される第１
の電界効果トランジスタと、第１の基準電圧によりドレ
インとソース間の導通状態が制御される第２の電界効果
トランジスタと、前記第１および第２の電界効果トラン
ジスタのソースと低電位電源間に接続された定電流源と
、ドレインが高電位電源に、ソースおよびゲートが前記
第１の電界効果トランジスタのドレイン側第１のノード
にそれぞれ接続された負荷用の第３の電界効果トランジ
スタと、ドレインが前記高電位電源にソースおよびゲー
トが前記第２の電界効果トランジスタのドレイン側第２
のノードにそれぞれ接続された負荷用の第４の電界効果
トランジスタとを備えた差動増幅回路において、次のよ
うな手段を講じたものである。

前記第３の電界効果トランジスタのソースと前記第１の
ノードとの間に接続され、第２の基準電圧により導通状
態が制御される第５の電界効果トランジスタと、前記第
４の電界効果トランジスタのソースと、前記第２のノー
ドとの間に接続され、前記第２の基準電圧により導通状
態が制御される第６の電界効果トランジスタとを、設け
たものである。

第２の発明は、前記第３および第４の電界効果トランジ
スタをノーマリオン型電界効果トランジスタで構成した
ものである。

（作用）第１の発明によれば、以上のように差動増幅回路を構成
したので、第３のＦＥＴは第１のノードの電圧により導
通状態を制御され、第４のＦＥＴは第２のノードの電圧
により制御されてオン・オフ動作する。これにより、負
荷側に電流を充分、供給するように働く。

第５および第６のＦＥＴは、第２の基準電圧より導通状
態が制御され、オン・オフ動作する。これにより、電流
の流れを大きく変化させ、各ノードの論理レベルを高速
に確定するように働く。

第２の発明によれば、第３および第４のノーマリオン型
ＦＥＴは、負荷側に電流を充分供給するように働く。

したがって、前記課題を解決することができるのである
。

（実施例）第１図は、本発明の第１の実施例を示す差動増幅回路の
回路図である。

この差動増幅回路は、入力電圧ＶＩ用の入力端子５０を
有し、その入力端子５ｏには差動入力部６０が接続され
ている９差動入力部６ｏは、入力端子５０がゲートに接
続された第１のＦＥＴであるノーマリオフ型ＦＥＴ６１
と、第２のＦＥＴであるノーマリオフ型ＦＥＴ６２とを
備え、そのＦＥＴ６２のゲートが第１の基準電圧ＶＲＩ
にあるノードＮ１に接続されている。ノードＮ１と高電
位電源である電源電圧ＶＤＤとの間には抵抗６３が、ノ
ードＮ１と低電位電源である電源電圧ＶＳＳとの間には
抵抗６４がそれぞれ接続されている。

一方、ＦＥＴ６１．６２のドレインが、第１のノードで
あるノードＮ２および第２のノードであるノードＮ３に
おいて、負荷部７０とスイッチ部８０とにそれぞれ接続
されている。さらに、ＦＥＴ６１．６２のソースが、定
電源用のノーマリオフ型ＦＥＴ９０を介して低電位電源
である電源電圧ＶＳＳに接続されている。

負荷部７０は、ゲートがノードＮ２に接続された第３の
ＦＥＴである負荷用のノーマリオン型ＦＥＴ７１と、ゲ
ートがノードＮ３に接続された第４のＦＥＴである負荷
用のノーマリオン型ＦＥＴ７２とを備えている。これら
ＦＥＴ７１．７２のドレインには電源電圧ＶＤＤが接続
され、ソースにはスイッチ部８０が接続されている。

スイッチ部８０は、ドレインがＦＥＴ７１のソースに接
続された第５のＦＥＴであるノーマリオフ型ＦＥＴ８１
と、ドレインがＦＥＴ７２のソースに接続された第６の
ＦＥＴであるノーマリオフ型ＦＥＴ８２とを備えている
。これらＦＥＴ８１゜８２のゲートが、第２の基準電圧
ＶＲ２にあるノードＮ４に共通接続され、そのノードＮ
４と電源電圧ＶＤＤ間には負荷用のノーマリオン型ＦＥ
Ｔ８３が接続されている。さらに、ＦＥＴ８１のドレイ
ンが出力電圧０ＵＴＩ用の出力端子８４と。

ＦＥＴ８２のドレインが出力電圧０ＵＴ２用の出力端子
８５にそれぞれ接続されている。

定電流源であるＦＥＴ９０は、ノーマリオン型ＦＥＴ９
１およびノーマリオフ型ＦＥＴ９２により生成される一
定電圧に基づき、ドレインとソース間に一定電流を常時
流す手段である。そのＦＥＴ９０のゲートは、ＦＥＴ９
１のゲートおよびＦＥＴ９２のゲートに共通接続され、
それらゲートがノードＮ５に接続されている。さらに、
これらＦＥＴ９１，９２は、ノードＮ４と電源電圧ＶＳ
Ｓ間にノードＮ５において直列接続されている。

ここで、差動入力部６０は基準電圧ＶＲ１を基準とし、
その基準電圧ＶＲＩと入力電圧ＶＩの電圧差を検出して
ＦＥＴ６．ｌ、６２の導通状態を制御する回路である。

また、スイッチ部８０は、基準電圧ＶＲ２に基づ＜ＦＥ
Ｔ８１，８２のスイッチング動作により、電流の流れる
状態を大きく変化させ、出力端子８４．８５の論理レベ
ルを高速かつ確実に再現する回路である。

第４図は第１図の動作波形図であり、この図を参照しつ
つ第１図の動作を説明する。

まず、基準電圧ＶＲＩより高い“″Ｈ′″レベルの入力
電圧ＶＩが入力端子５０に印加されると、ＦＥＴ６１は
オンし、そのドレインとソース間の電流が増加するので
、ノードＮ２の電圧は低下する。

そのノードＮ２の電圧が第２の基準電圧より充分に低下
したとき、ＦＥＴ８１はオンするので、そのドレインと
ソース間の電流が増加して出力電圧０ＵＴＩは、第４図
に示すように“Ｌｌｌレベルになる。その際、ＦＥＴ７
１のゲート電圧はノードＮ２の電圧と等しいので、ノー
ドＮ２の電圧が設定値以下に低下すると、ＦＥＴ７１が
オフする。

この時、ＦＥＴ６１，８１はオン状態にあるので、出力
端子８４から電流がＦＥＴ９０が流せる限度で流入する
。

このような状態になると、ＦＥＴ６２はオフ状態となり
、ノードＮ３の電圧が上昇する。このノードＮ３の電圧
が第２の基準電圧近くまで上昇したとき、ＦＥＴ８２は
オフし、出力電圧０ＵＴ２が第４図の示すように“Ｈ１
ｌレベルになる。その時、ＦＥＴ７２のゲート電圧はノ
ードＮ３の電圧と等しいので、ノードＮ３の電圧が設定
値以上に上昇すると、ＦＥＴ７２がオンする。この時、
ＦＥＴ６２．８２はオフ状態にあるので、電流は、ＦＥ
Ｔ７２が流せる限度で出力端子８５から図示しない次段
回路へ流出する。

次に、入力電圧ＶＩが゛°Ｈ″゛レベルからＩＩ　Ｌ　
ＩＩレベルに変化すると、ＦＥＴ６１はオフし、５ノー
ドＮ２の電圧は上昇する。そのノードＮ２の電圧が第２
の基準電圧近くまで上昇したとき、ＦＥＴ８１はオフす
るので、出力電圧０ＵＴ１は、第４図に示すように“Ｈ
ＩＴレベルになる。その際、ＦＥＴ７１のゲート電圧は
ノードＮ２の電圧と等しいので、ノードＮ２の電圧が設
定値以上に上昇すると、ＦＥＴ７１がオンする。この時
、ＦＥＴ６１．８１はオフ状態にあるので、電流は、Ｆ
ＥＴ７１が流せる限度で出力端子８４から図示しない次
段回路へ流出する。

このような状態になると、ＦＥＴ６２はオン状態となり
、ノードＮ３の電圧が低下する。このノードＮ３の電圧
が第２の基準電圧よりも充分、低下とき、ＦＥＴ８２が
オンして出力電圧０ＵＴ２が第４図の示すように“Ｌ”
レベルになる。その時、ＦＥＴ７２のゲート電圧はノー
ドＮ３の電圧と等しいので、ノードＮ３の電圧が設定値
以下に低下すると、ＦＥＴ７２がオフする。この時、Ｆ
ＥＴ６２，８２はオン状態にあるので、出力端子８５か
ら電流がＦＥＴ９０の流せる限度で流入する。

本実施例では、次のような利点がある。

（１）　第５図は、第２図の差動増幅回路と本実施例と
の動作比較図である。この第５図は、■定電流源の電流
値は第２図の回路と同一、■出力端子にかかる負荷は０
．３ｐＦ、以上の条件において出力端子における電流お
よび出力電圧と、時間との関係をシュミレーションした
ものである。

第５図から明らかなように、本実施例の回路の動作Ｘは
、ＦＥＴ７１．７２，８１．８２がオン・オフ動作する
ため、従来の回路の動作Ｙに比べて電流の人出が大きい
。これにより、出力電圧レベルを迅速に確定できる。

（２）　第１の基準電圧ＶＲＩを入力電圧ＶＩレベルの
中心に合わせ、さらに、各構成ＦＥＴ６１゜６２．７１
，７２，８１．８２．９０の導通状態での電流比によっ
て決まる論理振幅レベルの中心に第２の基準電圧を合わ
せることにより、ＦＥＴ７１．７２．８１．８２のオン
・オフ動作が、ノードＮ２．Ｎ３まなは出力端子８４．
８５等の論理レベルを、より迅速に確定させるような働
きをする。これにより、動作速度の高速化を一層、図る
ことができ、しかも高感度化を図ることができる。

（３）　　ＦＥＴ７１の導通状態をノードＮ２の電圧に
より制御し、ＦＥＴ７２の導通状態をノードＮ３の電圧
により制御するようにしたので、出力側に負荷容量の大
きい回路が接続され、多大な電流を要求された場合であ
っても、負荷用のＦＥＴ７１．７２および定電流源であ
るＦＥＴ９０の通電能力の限界まで、充分、電流を供給
できる。これにより、動作速度の高速化を図ることが可
能となる。

（４）　負荷用のＦＥＴ７１．７２をオン抵抗の小さい
ノーマリオン型ＦＥＴで構成しなので、次段回路に多く
の電流を供給でき、しかも低消費電力化を図ることがで
きる。

第６図は、本発明の第２の実施例を示す差動増幅回路の
回路図であり、第１図中の要素と共通の要素には同一の
符号が付されている。

この差動増幅回路は、第１図中の基準電圧ＶＲ１を生成
していた抵抗６３．６４を省き、外部から入力電圧ＶＩ
に対して逆相の入力電圧ＶＩをＦＥＴ６２のゲートに印
加する回路構成にしたものであり、第１図と同様の動作
をする。

この差動増幅回路は、入力電圧ＶＩに対して逆相の入力
電圧ＶＩをＦＥＴ６２のゲートに印加したので、ＦＥＴ
６１，６２が同時に動作を行う。

したがって、第１の実施例に比べて一層、高速化および
高感度化を図ることができる。

第７図は、本発明の応用例を示す入力回路の回路図であ
り、第１図または第６図中の要素と共通の要素には同一
の符号が付されている。

この入力回路は、入力電圧ＶＩ用の入力端子５０と出力
端子１００との間に差動増幅回路１０１、レベルシフト
回路１０２、差動増幅回路１０３、およびレベルシフト
回路１０４が縦続接続されている。差動増幅回路１０１
は第１図と同一の回路構成であり、さらに差動増幅回路
１０３が第６図と同一の回路構成となっている。

レベルシフト回路１０２は、入力電圧ＶＩよりも電圧を
低下させるための回路であり、電源電圧ＶＤＤ、ＶＳＳ
間に直列接続されたノーマリオフ型ＦＥＴ１０２ａ、１
０２ｂと、同様に上記電源電圧ＶＤＤ、ＶＳＳ間に直列
接続されたノーマリオフ型ＦＥＴ１０２ｃ、１０２ｄと
を備えている。

そのＦＥＴ１０２ａ、１０２ｃのゲートが、差動増幅回
路１０１の出力電圧０ＵＴ１．’０ＵＴ２にそれぞれ接
続されるとともに、ＦＥＴ１０２ｂ。

１０２ｄのゲートが、差動増幅回路１０１のＦＥＴ９２
のゲートに共通接続されている。さらに、ＦＥＴ１０２
ａ、１０２ｂ問およびＦＥＴ１０２ｃ、ＬＯ２ｄ間の出
力電圧が差動増幅回路１０３に接続され、その差動増幅
回路１０３の出力電圧がレベルシフト回路１０４に接続
されている。

レベルシフト回路１０４は、差動増幅回路の出力電圧で
制御されるノーマリオフ型ＦＥＴ１０４ａ、レベルシフ
ト用のダイオード１０４ｂ、および負荷用のノーマリオ
ン型ＦＥＴ１０４ｃを有し、それらが電源電圧ＶＤＤ、
ＶＳＳ間に順次直列接続されている。同様に、電源電圧
ＶＤＤ、ＶＳＳ間にはノーマリオン型ＦＥＴ１０４ｄ、
ダイオード１０４ｅ、およびノーマリオフ型ＦＥＴ１０
４ｆが順次直列接続されている。そして、ダイオード１
０４ｅ、ノーマリオフ型ＦＥＴ１０４ｆ間が出力端子１
００が接続されている。

この入力回路を入力レベル変換回路として用いた場合、
例えば電圧レベル幅を、ＥＣＬレベル（０，３Ｖｐ−ｐ
＞からガリウム砒素を用いたＤＣＦＬレベル（０，６Ｖ
ｐ−ｐ＞へ変換するに際し、本人力回路を適用して次の
ような特性条件でシュミレーションを行うと、Ｌｇ＝１μｍＶｔｄ＝−８１９ｍＶＫｄ＝１．２２ｍＡ／Ｖ２Ｖｔｅ＝−７９ｍＶＫｅ＝２．１０ｍＡ／Ｖ２但し、Ｌｇ、ゲート長Ｖｔｄ、ノーマリオン型ＦＥＴのスレッショルド電圧Ｋｄ；ノーマリオン型ＦＥＴの定数Ｖｔｅ；ノーマリオフ型ＦＥＴのスレッショルド電圧Ｋｅ；ノーマリオフ型ＦＥＴの定数クロック周波数が２．５ＧＨｚになり、高速動作できる
ことが明らかとなった。

なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば、その変形例として次のようなも
のがある。

（Ｉ）　　第１および第２の実施例では、ＦＥＴ６１．
６２，８１．８２をノーマリオフ型ＦＥＴを用いたが、
ノーマリオン型ＦＥＴに置き換えてもよい。その場合、
ＦＥＴ６１．６２をノーマリオン型に代えるときは、Ｆ
ＥＴ６１．６２のオン・オフ動作可能なレベルまで基準
電圧ｖＲ１を低下させる必要があり、同様にＦＥＴ８１
，８２を代えるときは、基準電圧ＶＲ２を低下させる必
要がある。

（ＩＩ）　　第１および第２の実施例において、定電流
源に基準電圧ＶＲ３で電流制御されるノーマリオフ型Ｆ
ＥＴ９０を用いて構成したが、例えばゲートとソースを
短絡させたＦＥＴを用いてもよく、また、抵抗で構成す
ることも可能である。

（発明の効果）以上詳細に説明したように、第１の発明によれば、第１
および第２のＦＥＴと負荷用の第３および第４のＦＥＴ
との間にスイッチング素子としての第５および第６のＦ
ＥＴを設けて、その第５および第６のＦＥＴのオン・オ
フ動作により電流の流れる量を大きく変化させるように
したので、各ノードの論理レベルを高速に確定すること
ができ、しかも高感度化を図ることが可能となる。

さらに、第３のＦＥＴの導通状態を第１のノードの電圧
により制御し、第４のＦＥＴの導通状態を第２のノード
の電圧により制御するようにしたので、出力側に負荷容
量の大きい回路が接続され、多大な電流を要求された場
合であっても、負荷用のＦＥＴおよび定電流源の通電能
力の限界まで、充分、電流を供給できる。これにより、
動作速度の高速化を図ることが可能となる。

第２の発明では、負荷用の第３および第４のＦＥＴをオ
ン抵抗の小さいノーマリオン型ＦＥＴで構成したので、
次段回路に多くの電流を供給でき、しかも低消費電力化
を図ることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す差動増幅回路の回
路図、第２図は従来の差動増幅回路の回路図、第３図は
従来の他の差動増幅回路の回路図、第４図は第１図の動
作波形図、第５図は第１図と第２図との動作比較図、第
６図は本発明の第２の実施例を示す差動増幅回路の回路
図、第７図は本発明の応用例を示す入力回路の回路図で
ある。５０・・・・・・入力端子、６０・・・・・・差動入力
部、６１゜６２．７１．７２．８１．８２・・・・・・
第１、第２、第３、第４、第５、第６のＦＥＴ、７０・
・・・・・負荷部、８０・・・・・・スイッチ部、Ｎｌ
、Ｎ２・・・・・・第１、第２のノード、ＶＩ・・・・・・入力電位、ＵＴＩ・・・・・出力電圧、ＶＤＤ・・・・・・高電位電源、
・・・低電位電源。 ■ＳＳ・・・

Claims

【特許請求の範囲】１、入力電圧によりドレインとソース間の導通状態が制
御される第１の電界効果トランジスタと、第１の基準電
圧によりドレインとソース間の導通状態が制御される第
２の電界効果トランジスタと、前記第１および前記第２
の電界効果トランジスタのソースと低電位電源間に接続
された定電流源と、ドレインが高電位電源に、ソースお
よびゲートが前記第１の電界効果トランジスタのドレイ
ン側第１のノードにそれぞれ接続された負荷用の第３の
電界効果トランジスタと、ドレインが前記高電位電源に
、ソースおよびゲートが前記第２の電界効果トランジス
タのドレイン側第２のノードにそれぞれ接続された負荷
用の第４の電界効果トランジスタとを備えた差動増幅回
路において、前記第３の電界効果トランジスタのソースと前記第１の
ノードとの間に接続され、第２の基準電圧により導通状
態が制御される第５の電界効果トランジスタと、前記第４の電界効果トランジスタのソースと前記第２の
ノードとの間に接続され、前記第２の基準電圧により導
通状態が制御される第６の電界効果トランジスタとを、設けたことを特徴とする差動増幅回路。２、請求項１記載の差動増幅回路において、前記第３お
よび前記第４の電界効果トランジスタをノーマリオン型
電界効果トランジスタで構成したことを特徴とする差動
増幅回路。