JPH01202024A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH01202024A JPH01202024A JP63025581A JP2558188A JPH01202024A JP H01202024 A JPH01202024 A JP H01202024A JP 63025581 A JP63025581 A JP 63025581A JP 2558188 A JP2558188 A JP 2558188A JP H01202024 A JPH01202024 A JP H01202024A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- depletion type
- threshold voltage
- current
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ＤＣＦＬ （デイレクト カップルド ＦＥＴロジック
）型式の論理回路の改良に関し、 負荷素子として用いられるディプリーション型ＦＥＴの
しきい値電圧変動に対して安定で、制御性、均一性、再
現性にすぐれた論理回路をうろことを目的とし、 負荷素子としてドレイン−ゲート間を短絡したディプリ
ーション型ＦＥＴを用い、該ＦＥＴをそのドレイン−ソ
ース間の電圧が充分小さい線形領域で動作させるように
構成される。
）型式の論理回路の改良に関し、 負荷素子として用いられるディプリーション型ＦＥＴの
しきい値電圧変動に対して安定で、制御性、均一性、再
現性にすぐれた論理回路をうろことを目的とし、 負荷素子としてドレイン−ゲート間を短絡したディプリ
ーション型ＦＥＴを用い、該ＦＥＴをそのドレイン−ソ
ース間の電圧が充分小さい線形領域で動作させるように
構成される。
本発明はＤＣＦＬ型式の論理回路、特にＣａＡｓ−ＭＥ
Ｓ・ＦＥＴやＨＥＭＴなどの化合物半導体のＦＥＴを用
いたＤＣＦＬ型式の論理回路の改良に関する。
Ｓ・ＦＥＴやＨＥＭＴなどの化合物半導体のＦＥＴを用
いたＤＣＦＬ型式の論理回路の改良に関する。
一般に論理回路は集積回路内で用いられる必要性から、
その伝達特性として均一かつ安定で、制御性、再現性の
高いものが求められる。また同時に簡単で消費電力が小
さく、レイアウトした時に占有面積の小さいものが必要
である。
その伝達特性として均一かつ安定で、制御性、再現性の
高いものが求められる。また同時に簡単で消費電力が小
さく、レイアウトした時に占有面積の小さいものが必要
である。
このため従来より、ＬＳＩに利用される論理回路型式、
特にＧａＡｓ−ＭＥＳ−ＦＥＴや）ＩＥＭＴなどの化合
物半導体のＦＥＴを用いた論理回路型式としては、消費
電力の低いことや占有面積の小さいことなどがら、第２
図（ａ）又は（ｂ）に示されるようなＤＣＦＬ （デイ
レクト カップルド ＦＥＴ ロジック）がしばしば用
いられる。なお第２図には、従来のＤＣＦＬとしてイン
バータが例示されており、該第２図中、Ｑ５は、スイッ
チング素子としてのエンハンスメント型ＦＥＴ 、 Ｒ
は負荷素子としての抵抗であり、またＱ４は、負荷素子
としてのゲート−ソース間が短絡されたディプリーショ
ン型ＦＩＴである。
特にＧａＡｓ−ＭＥＳ−ＦＥＴや）ＩＥＭＴなどの化合
物半導体のＦＥＴを用いた論理回路型式としては、消費
電力の低いことや占有面積の小さいことなどがら、第２
図（ａ）又は（ｂ）に示されるようなＤＣＦＬ （デイ
レクト カップルド ＦＥＴ ロジック）がしばしば用
いられる。なお第２図には、従来のＤＣＦＬとしてイン
バータが例示されており、該第２図中、Ｑ５は、スイッ
チング素子としてのエンハンスメント型ＦＥＴ 、 Ｒ
は負荷素子としての抵抗であり、またＱ４は、負荷素子
としてのゲート−ソース間が短絡されたディプリーショ
ン型ＦＩＴである。
この場合、第２図（ａ）に示されるように、負荷素子と
してゲート−ソース間を短絡したディプリーション型Ｆ
ＥＴを用いると、該ディプリーション型ＦＥＴの電流電
圧特性が第４図に示されるように飽和特性（すなわち定
電流特性）を有することから制御性の良いインバータを
構成することができ、このため従来より上記第２図（ａ
）に示されるようなディプリーション型ＦＥＴＱ４およ
びエンハンスメント型ＦＥＴＱ５を用いたＤＣＦＬが一
般的に用いられている。なお第２図中、Ｖｉｎは入力端
の電圧、ｖｏｕｔは出力側の電圧、ｖｏは負側の電源端
子（例えば−２Ｖ）を示す。また第４図中、Ｖｔ１Ｓは
ＦＥＴＱ４のドレイン−ソース間電圧、■ゎは該ＦＥＴ
Ｑ４を流れる電流を示す。
してゲート−ソース間を短絡したディプリーション型Ｆ
ＥＴを用いると、該ディプリーション型ＦＥＴの電流電
圧特性が第４図に示されるように飽和特性（すなわち定
電流特性）を有することから制御性の良いインバータを
構成することができ、このため従来より上記第２図（ａ
）に示されるようなディプリーション型ＦＥＴＱ４およ
びエンハンスメント型ＦＥＴＱ５を用いたＤＣＦＬが一
般的に用いられている。なお第２図中、Ｖｉｎは入力端
の電圧、ｖｏｕｔは出力側の電圧、ｖｏは負側の電源端
子（例えば−２Ｖ）を示す。また第４図中、Ｖｔ１Ｓは
ＦＥＴＱ４のドレイン−ソース間電圧、■ゎは該ＦＥＴ
Ｑ４を流れる電流を示す。
〔発明が解決しようとする課題］
かかる従来のＤＣＦＬの伝達特性、特に論理しきい値を
決定する主な素子パラメータは、該エンハンスメント型
ＦＥＴＱ５のしきい値電圧と、負荷素子（この場合ディ
プリーション型ＦＥＴＱ４）の電流値である。したがっ
て当然これらの素子特性のばらつきは論理回路特性に大
きく影響する。
決定する主な素子パラメータは、該エンハンスメント型
ＦＥＴＱ５のしきい値電圧と、負荷素子（この場合ディ
プリーション型ＦＥＴＱ４）の電流値である。したがっ
て当然これらの素子特性のばらつきは論理回路特性に大
きく影響する。
この場合、従来のＤＣＦＬでは、負荷素子の電流特性は
、上記第４図に示されるように定電流特性に近いものか
えられるものの、その電流値は該ディプリーション型Ｆ
ＥＴＱ４のしきい値電圧ｖｔｈにより決定され、該しき
い値電圧ｖｔｈの変動は電流値に大きく影響する。ここ
で上記第４図には、該ディプリーション型ＰＥＴのしき
い値電圧ｖｔｈが一３００ｍＶから一８００ｍＶまで変
動した場合の該ディプリーション型ＦＥＴの電流電圧特
性の変化を示す。
、上記第４図に示されるように定電流特性に近いものか
えられるものの、その電流値は該ディプリーション型Ｆ
ＥＴＱ４のしきい値電圧ｖｔｈにより決定され、該しき
い値電圧ｖｔｈの変動は電流値に大きく影響する。ここ
で上記第４図には、該ディプリーション型ＰＥＴのしき
い値電圧ｖｔｈが一３００ｍＶから一８００ｍＶまで変
動した場合の該ディプリーション型ＦＥＴの電流電圧特
性の変化を示す。
このため製造プロセスにおいて、上記エンハンスメント
型およびディプリーション型の２種のＦＥＴの特性につ
いて高い制御性と均一性とが要求される。この場合、製
造プロセス上、２種の素子の制御は１種の場合に比べは
るかに難しいため（すなわちスイッチング素子としての
エンハンスメント型ＦＥＴのしきい値電圧を決めたとし
ても、同時に負荷素子としてのディプリーション型ＦＥ
Ｔの特性を所定の特性となるように制御することが困難
となる）、設計上、素子のばらつきを考慮することが必
要であり、特に論理振巾の小さいＧａＡＳ・ＭＥＳ −
ＦＥＴやｌ（ＥＭＴ （これらの化合物半導体を用いた
ＦＥＴではショットキー接合をそのゲートに使うためそ
の論理振巾は約０．８■となる）を用いた論理回路では
、充分なノイズマージンをうるため、高速性をある程度
犠牲にする（例えば電流値を減少させる）必要がある。
型およびディプリーション型の２種のＦＥＴの特性につ
いて高い制御性と均一性とが要求される。この場合、製
造プロセス上、２種の素子の制御は１種の場合に比べは
るかに難しいため（すなわちスイッチング素子としての
エンハンスメント型ＦＥＴのしきい値電圧を決めたとし
ても、同時に負荷素子としてのディプリーション型ＦＥ
Ｔの特性を所定の特性となるように制御することが困難
となる）、設計上、素子のばらつきを考慮することが必
要であり、特に論理振巾の小さいＧａＡＳ・ＭＥＳ −
ＦＥＴやｌ（ＥＭＴ （これらの化合物半導体を用いた
ＦＥＴではショットキー接合をそのゲートに使うためそ
の論理振巾は約０．８■となる）を用いた論理回路では
、充分なノイズマージンをうるため、高速性をある程度
犠牲にする（例えば電流値を減少させる）必要がある。
本発明はかかる課題を解決するためになされたもので、
負荷素子（すなわち上記ディプリーション型ＦＥＴ）の
電流を、そのしきい値電圧に対して安定化するために、
上記第４図に示されるようなしきい値電圧によって大き
く電流値が変動する飽和領域ではなく、負荷素子の電流
電圧特性がそのしきい値電圧に対して変動が少なくなる
ような領域で使えるような回路を用いることによって、
該しきい値電圧変動に対して安定で、制御性、均一性、
および再現性にすぐれた論理回路をうるようにしたもの
である。
負荷素子（すなわち上記ディプリーション型ＦＥＴ）の
電流を、そのしきい値電圧に対して安定化するために、
上記第４図に示されるようなしきい値電圧によって大き
く電流値が変動する飽和領域ではなく、負荷素子の電流
電圧特性がそのしきい値電圧に対して変動が少なくなる
ような領域で使えるような回路を用いることによって、
該しきい値電圧変動に対して安定で、制御性、均一性、
および再現性にすぐれた論理回路をうるようにしたもの
である。
上記課題を解決するために本発明においては、負荷素子
としてドレイン−ゲート間を短絡したディプリーション
型ＦＥＴを用い、該ｐＥＴをそのドレイン−ソース間の
電圧が充分小さい線形領域で動作させるようにした論理
回路が提供される。
としてドレイン−ゲート間を短絡したディプリーション
型ＦＥＴを用い、該ｐＥＴをそのドレイン−ソース間の
電圧が充分小さい線形領域で動作させるようにした論理
回路が提供される。
上記構成によれば、該負荷素子の電流電圧特性が第５図
に示されるようにそのしきい値電圧の変動に対して安定
化し、その結果、該ディプリーション型ＦＥＴの制御精
度は緩くなり、製造プロセスが楽になる上に、回路の安
定性も増す。
に示されるようにそのしきい値電圧の変動に対して安定
化し、その結果、該ディプリーション型ＦＥＴの制御精
度は緩くなり、製造プロセスが楽になる上に、回路の安
定性も増す。
（実施例〕
第１図は本発明の１実施例としての論理回路を示す回路
図であって、第２図に示す従来回路と相違する点は、負
荷素子としてドレイン−ゲート間を短絡したディプリー
ション型ＦＥＴＱＩ乃至Ｑ３を用いた点である。
図であって、第２図に示す従来回路と相違する点は、負
荷素子としてドレイン−ゲート間を短絡したディプリー
ション型ＦＥＴＱＩ乃至Ｑ３を用いた点である。
第５図はかかるドレイン−ゲート間を短絡したディプリ
ーション型ＦＥＴの電流電圧特性を示すもので、該第５
図に示されるように線型領域（抵抗に近い特性）で動作
するようになり、この場合、そのしきい値電圧ｖｔｈの
変動に対しその電流値が安定し殆んど変動しなくなる。
ーション型ＦＥＴの電流電圧特性を示すもので、該第５
図に示されるように線型領域（抵抗に近い特性）で動作
するようになり、この場合、そのしきい値電圧ｖｔｈの
変動に対しその電流値が安定し殆んど変動しなくなる。
（なお第５図には、該ｖｔｈが上記第４図と同様に一３
００ｍＶから一８００ｍＶまで変化した場合の特性変化
が示されている。）このようにドレイン−ゲート間を短
絡したディプリーション型ＦＥＴは線型領域で動作し抵
抗に近い特性を示すようになるが、該論理回路に印加さ
れる電源電圧（第１図の回路ではＶＥＥに相当）を適当
な値（例えば−２Ｖ）に設定することにより、該ＦＥＴ
を、上記飽和特性を有するディプリーション型ＦＥＴ（
すなわちゲート−ソース間を短絡したディプリーション
型ＦＥＴ）とほぼ同等の素子として使用することができ
る。
００ｍＶから一８００ｍＶまで変化した場合の特性変化
が示されている。）このようにドレイン−ゲート間を短
絡したディプリーション型ＦＥＴは線型領域で動作し抵
抗に近い特性を示すようになるが、該論理回路に印加さ
れる電源電圧（第１図の回路ではＶＥＥに相当）を適当
な値（例えば−２Ｖ）に設定することにより、該ＦＥＴ
を、上記飽和特性を有するディプリーション型ＦＥＴ（
すなわちゲート−ソース間を短絡したディプリーション
型ＦＥＴ）とほぼ同等の素子として使用することができ
る。
第３図は上記した点を具体的に示、すもので、曲線Ａは
スイッチング素子としての）’ＥＴＱ５がオン状態のと
きの第１図の回路の電流電圧曲線を示し、曲線Ｂは該Ｆ
ａｒｑｉｒがオフ状態のときの第１図の回路の電流電圧
曲線を示す。なお第３図の■、は負荷素子としてのＦＥ
ＴであるＱｌ乃至Ｑ３を流れる電流を示しており、該電
流Ｉｆｌには、オン状態のＦＥＴＱ５側へ流れる電流の
ほかに、その出力側（ＶＯＬＩＴ側）から次段の回路（
例えば次段のインバータの入力側）に流れる電流も含ま
れる。したがって次段のインバータの入力側を構成する
スイッチング素子としてのＦＥＴのゲートがショットキ
ー接合で形成されている場合には、藏ショットキー接合
を通して流れる電流が急増することにより、該曲線Ａお
よびＢは、横軸（Ｖ ｏｕｔ Ｖ Ｅう）が約０．８
■に達した点で急に立ち上るようになる。また曲線Ｌｓ
は、負荷素子としてゲート−ソース間を短絡した（飽和
特性を有する）ディプリーション型ＦＥＴの負荷曲線を
示し、また直線ＬＲは、負荷素子として上記ドレイン−
ゲート間を短絡した（抵抗特性を有する）ディプリーシ
ョン型ＦＥＴの負荷曲線を示し、■、を一２■に設定す
るものとする。したがって該曲線Ａ、Ｂと直線ＬＲとの
交点り、Ｈはそれぞれ、本発明のように負荷素子として
ドレイン−ゲート間を短絡したディプリーション型ＦＥ
Ｔを用いた場合のロウレベル出力点およびハイレベル出
力点を示すこととなる。そして上述したように■、を例
えば−２■に設定した場合には、これら２つの出力点間
の電流電圧特性（負荷素子として使用する領域）には多
少の傾きがあるものの、上記飽和特性（第３図における
曲線Ａ。
スイッチング素子としての）’ＥＴＱ５がオン状態のと
きの第１図の回路の電流電圧曲線を示し、曲線Ｂは該Ｆ
ａｒｑｉｒがオフ状態のときの第１図の回路の電流電圧
曲線を示す。なお第３図の■、は負荷素子としてのＦＥ
ＴであるＱｌ乃至Ｑ３を流れる電流を示しており、該電
流Ｉｆｌには、オン状態のＦＥＴＱ５側へ流れる電流の
ほかに、その出力側（ＶＯＬＩＴ側）から次段の回路（
例えば次段のインバータの入力側）に流れる電流も含ま
れる。したがって次段のインバータの入力側を構成する
スイッチング素子としてのＦＥＴのゲートがショットキ
ー接合で形成されている場合には、藏ショットキー接合
を通して流れる電流が急増することにより、該曲線Ａお
よびＢは、横軸（Ｖ ｏｕｔ Ｖ Ｅう）が約０．８
■に達した点で急に立ち上るようになる。また曲線Ｌｓ
は、負荷素子としてゲート−ソース間を短絡した（飽和
特性を有する）ディプリーション型ＦＥＴの負荷曲線を
示し、また直線ＬＲは、負荷素子として上記ドレイン−
ゲート間を短絡した（抵抗特性を有する）ディプリーシ
ョン型ＦＥＴの負荷曲線を示し、■、を一２■に設定す
るものとする。したがって該曲線Ａ、Ｂと直線ＬＲとの
交点り、Ｈはそれぞれ、本発明のように負荷素子として
ドレイン−ゲート間を短絡したディプリーション型ＦＥ
Ｔを用いた場合のロウレベル出力点およびハイレベル出
力点を示すこととなる。そして上述したように■、を例
えば−２■に設定した場合には、これら２つの出力点間
の電流電圧特性（負荷素子として使用する領域）には多
少の傾きがあるものの、上記飽和特性（第３図における
曲線Ａ。
Ｂと曲線Ｌｓとの交点Ｌ’、Ｈ’はそれぞれ第２図（ａ
）の回路におけるロウレベル出力点およびハイレベル出
力点を示す）と比較してそれ程の差を生じない。この場
合、仮に該ｖＦｔの絶対値を減少させて例えば−０，８
Ｖ程度とした場合には、上記した本発明による負荷素子
を、上記飽和特性を有する負荷素子とほぼ同等の素子と
して使用することができなくなる。したがって本発明に
おいては、該電源電圧として所定の値（例えば正側電圧
をＯ■としたとき負側電圧■、を一２■とする）を設定
し、該負荷素子の使用領域が飽和特性に近い特性となる
ようにすることが必要である。
）の回路におけるロウレベル出力点およびハイレベル出
力点を示す）と比較してそれ程の差を生じない。この場
合、仮に該ｖＦｔの絶対値を減少させて例えば−０，８
Ｖ程度とした場合には、上記した本発明による負荷素子
を、上記飽和特性を有する負荷素子とほぼ同等の素子と
して使用することができなくなる。したがって本発明に
おいては、該電源電圧として所定の値（例えば正側電圧
をＯ■としたとき負側電圧■、を一２■とする）を設定
し、該負荷素子の使用領域が飽和特性に近い特性となる
ようにすることが必要である。
また上述したように負荷素子としてのＦＥＴにＧａＡｓ
−ＭＥＳ−ＦＥＴやＨＥＭＴなどを′用いた場合、その
ゲートにショットキー接合が用いられているため、ゲー
ト−ソース間の電圧が例えば０．８ｖを超えるようにな
ると、ゲート−ソース電流が過大に流れるため、第１図
に示される回路では上記正側Ｏｖ１負側−２ｖの電源電
圧に対して、負荷素子を３個（すなわち上記ＦＥＴＱＩ
乃至Ｑ３）直列に接続している。このように本発明では
、該ゲート−ソース電流が過大になるのを防ぐため、電
源電圧の値に応じて、所定数の負荷素子が直列に接続さ
れる。
−ＭＥＳ−ＦＥＴやＨＥＭＴなどを′用いた場合、その
ゲートにショットキー接合が用いられているため、ゲー
ト−ソース間の電圧が例えば０．８ｖを超えるようにな
ると、ゲート−ソース電流が過大に流れるため、第１図
に示される回路では上記正側Ｏｖ１負側−２ｖの電源電
圧に対して、負荷素子を３個（すなわち上記ＦＥＴＱＩ
乃至Ｑ３）直列に接続している。このように本発明では
、該ゲート−ソース電流が過大になるのを防ぐため、電
源電圧の値に応じて、所定数の負荷素子が直列に接続さ
れる。
すなわち本発明では、第５図に示される電流電圧特性の
うち、■。、（負荷素子のドレイン−ソース間電圧）が
約０．８ｖ以下となる領域が使用されることになる。
うち、■。、（負荷素子のドレイン−ソース間電圧）が
約０．８ｖ以下となる領域が使用されることになる。
第６図は、上記第２図（ａ）に示される従来回路の伝達
特性（Ｖｉｎに対する■。Ｕ７の特性）を示し、一方策
７図は、上記第１図に示される本発明回路の伝達特性を
示している。該第６図に示されるように、上記第２図（
ａ）に示される従来のインバータ回路においては、その
論理しきい値が、該負荷素子としてのディプリーション
型ＦＥＴのしきい値電圧ｖｔｈの変動（例えば−３００
ｍＶから一８００ｍＶまでの変動）に応じて大きくばら
つくのに対し、第１図に示されるような本発明の回路に
おいては、上記第７図に示されるようにその論理シキい
値（ｖｏｔ＋ｔがハイレベルからロウレベルに切換る際
のＶｉｎＯ値）が、該ｖｔｈの変動に拘らずほぼ一定と
なり、安定した動作を行うことができる。
特性（Ｖｉｎに対する■。Ｕ７の特性）を示し、一方策
７図は、上記第１図に示される本発明回路の伝達特性を
示している。該第６図に示されるように、上記第２図（
ａ）に示される従来のインバータ回路においては、その
論理しきい値が、該負荷素子としてのディプリーション
型ＦＥＴのしきい値電圧ｖｔｈの変動（例えば−３００
ｍＶから一８００ｍＶまでの変動）に応じて大きくばら
つくのに対し、第１図に示されるような本発明の回路に
おいては、上記第７図に示されるようにその論理シキい
値（ｖｏｔ＋ｔがハイレベルからロウレベルに切換る際
のＶｉｎＯ値）が、該ｖｔｈの変動に拘らずほぼ一定と
なり、安定した動作を行うことができる。
本発明によれば負荷素子のしきい値電圧の変動に対して
安定な論理回路を容易にうろことができるため、製造プ
ロセスを簡単化し、設計上安定な特性を期待することが
でき、したがってその歩留りも向上させることができる
。
安定な論理回路を容易にうろことができるため、製造プ
ロセスを簡単化し、設計上安定な特性を期待することが
でき、したがってその歩留りも向上させることができる
。
第１図は、本発明の１実施例としての論理回路を示す図
、 第２図（ａ）、（ｂ）は、従来技術としての論理回路を
例示する図、 第３図は、第１図の回路の使用領域を第２回（ａ）の回
路と比較して示す特性図、 第４図は、第２図（ａ）の回路に用いられる負荷素子の
電流電圧特性を示す図、 第５図は、第１図の回路に用いられる負荷素子の電流電
圧特性を示す図、 第６図は、第２図（ａ）の回路の伝達特性が負荷素子の
しきい値電圧に依存する状態を示す図、第７同は、第１
図の回路の伝達特性が負荷素子のしきい値電圧に依存す
る状態を示す図である。 （符号の説明） Ｑ１〜Ｑ４：ディプリーション型ＦＥＴ 。 Ｑ５：エンハンスメント型ＦＥＴ 。
、 第２図（ａ）、（ｂ）は、従来技術としての論理回路を
例示する図、 第３図は、第１図の回路の使用領域を第２回（ａ）の回
路と比較して示す特性図、 第４図は、第２図（ａ）の回路に用いられる負荷素子の
電流電圧特性を示す図、 第５図は、第１図の回路に用いられる負荷素子の電流電
圧特性を示す図、 第６図は、第２図（ａ）の回路の伝達特性が負荷素子の
しきい値電圧に依存する状態を示す図、第７同は、第１
図の回路の伝達特性が負荷素子のしきい値電圧に依存す
る状態を示す図である。 （符号の説明） Ｑ１〜Ｑ４：ディプリーション型ＦＥＴ 。 Ｑ５：エンハンスメント型ＦＥＴ 。
Claims (1)
- 【特許請求の範囲】 １、負荷素子としてドレイン−ゲート間を短絡したディ
プリーション型ＦＥＴを用い、該ＦＥＴをそのドレイン
−ソース間の電圧が充分小さい線形領域で動作させるこ
とを特徴とする論理回路。 ２、該負荷素子としてのＦＥＴを、電源電圧に応じて複
数個直列に接続してなる、請求項１に記載された論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025581A JPH01202024A (ja) | 1988-02-08 | 1988-02-08 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025581A JPH01202024A (ja) | 1988-02-08 | 1988-02-08 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202024A true JPH01202024A (ja) | 1989-08-15 |
Family
ID=12169884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025581A Pending JPH01202024A (ja) | 1988-02-08 | 1988-02-08 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202024A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057724A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体集積回路 |
-
1988
- 1988-02-08 JP JP63025581A patent/JPH01202024A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057724A (ja) * | 1983-09-09 | 1985-04-03 | Hitachi Ltd | 半導体集積回路 |
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