JPH03133158A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
- Publication number
- JPH03133158A JPH03133158A JP1272072A JP27207289A JPH03133158A JP H03133158 A JPH03133158 A JP H03133158A JP 1272072 A JP1272072 A JP 1272072A JP 27207289 A JP27207289 A JP 27207289A JP H03133158 A JPH03133158 A JP H03133158A
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- JP
- Japan
- Prior art keywords
- layer
- bridge structure
- electrode
- air bridge
- resist layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/482—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes for individual devices provided for in groups H10D8/00 - H10D48/00, e.g. for power transistors
- H10W20/483—Interconnections over air gaps, e.g. air bridges
Landscapes
- Junction Field-Effect Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体基板上に空間配線電極、いわゆるエアブ
リッジ（Ａｉｒ Ｂｒｉｄｇａ）構造の配線電極を有す
る半導体装置の製造方法に関する。
リッジ（Ａｉｒ Ｂｒｉｄｇａ）構造の配線電極を有す
る半導体装置の製造方法に関する。
（従来の技術）
高周波で使用される電界効果トランジスタ（以下ＦＥＴ
と略称）、特に電力ＦＥＴに於いては電極パターンの集
積密度を上げるためにクロスオーバー構造の配線電極が
必要となる。このクロスオーバ一部分の電極間容量はＦ
ＥＴの特性を低下させるため、線間容量を下げる効果の
大きいエアブリッジ構造の配線電極が必要になる。ＦＥ
Ｔのエアブリッジ構造の配線電極は１例えば第２図に示
し以下に述べる方法により形成される。ここで第２図は
、完成されたＦＥＴを示す第３図におけるＣ−Ｃ線に沿
う断面を示す。
と略称）、特に電力ＦＥＴに於いては電極パターンの集
積密度を上げるためにクロスオーバー構造の配線電極が
必要となる。このクロスオーバ一部分の電極間容量はＦ
ＥＴの特性を低下させるため、線間容量を下げる効果の
大きいエアブリッジ構造の配線電極が必要になる。ＦＥ
Ｔのエアブリッジ構造の配線電極は１例えば第２図に示
し以下に述べる方法により形成される。ここで第２図は
、完成されたＦＥＴを示す第３図におけるＣ−Ｃ線に沿
う断面を示す。
ソース電極、ドレイン電極（いずれも図示せず）、及び
ゲート電極１０２Ｇが形成された半導体基板１０１上に
第１のレジスト層１０３を形成する（第２図（ａ））。
ゲート電極１０２Ｇが形成された半導体基板１０１上に
第１のレジスト層１０３を形成する（第２図（ａ））。
次に１部分電解めっきの際の導通路を確保するために全
面に例えば金の蒸着層１０４を形成した後に開孔部１１
３ａを有する第２のレジスト１１３を形成する（第２図
（ｂ））。
面に例えば金の蒸着層１０４を形成した後に開孔部１１
３ａを有する第２のレジスト１１３を形成する（第２図
（ｂ））。
次に、第２のレジスト層をマスクにして電解めっき法に
よってエアブリッジ構造の配線電極となる金めつき層１
０５を形成する（第２図（Ｃ））。
よってエアブリッジ構造の配線電極となる金めつき層１
０５を形成する（第２図（Ｃ））。
最後に、第２のレジスト層１１３．金の蒸着層１０４の
不要な部分、第１のレジスト層１０３を順次除去するこ
とによってエアブリッジ構造の配線電極が完成する（第
２図（ｄ））。
不要な部分、第１のレジスト層１０３を順次除去するこ
とによってエアブリッジ構造の配線電極が完成する（第
２図（ｄ））。
しかしながら上記のような方法によると、レジストをマ
スクとした部分めっき法を用いるのでレジストのクラッ
クの発生や下地との密着不良のためにめっき金属が不要
な部分に付着するという問題が発生する。また、金の蒸
着層の不要な部分のエツチングには通常シアン系のエッ
チャントを使用するのでアルカリイオンなどで配線電極
および素子表面を汚染する恐れもあり適切な方法とは言
えない。
スクとした部分めっき法を用いるのでレジストのクラッ
クの発生や下地との密着不良のためにめっき金属が不要
な部分に付着するという問題が発生する。また、金の蒸
着層の不要な部分のエツチングには通常シアン系のエッ
チャントを使用するのでアルカリイオンなどで配線電極
および素子表面を汚染する恐れもあり適切な方法とは言
えない。
（発明が解決しようとする課題）
以上述べたように、従来の方法ではレジストをマスクと
した部分めっき法を用いるために工程が繁雑であり、エ
アブリッジ構造の配線電極を歩留りよく安定に形成する
ことが困難である。
した部分めっき法を用いるために工程が繁雑であり、エ
アブリッジ構造の配線電極を歩留りよく安定に形成する
ことが困難である。
本発明の製造方法は上記の問題点を解決するもので、簡
便で安定な方法によってエアブリッジ構造の配線電極を
有する半導体装置を歩留り良く製造する製造方法を提供
することを目的とする。
便で安定な方法によってエアブリッジ構造の配線電極を
有する半導体装置を歩留り良く製造する製造方法を提供
することを目的とする。
（課題を解決するための手段）
上記目的を達成するために本発明では、半導体基板上に
配置された複数の半導体素子間の素子分離領域に低抵抗
領域を形成し、これら複数の半導体素子の所定の電極間
を電気的に接続する工程と、エアブリッジ構造の空間と
なる部分にレジスト層を形成する工程と、前記レジスト
層に接して前記素子の所定の電極に接続する金属層を形
成する工程と、前記金属層上に電解めっき法によってめ
っき層を形成する工程と、前記レジスト層を除去する工
程とを含む製造方法によってエアブリッジ構造の配線電
極を安定に歩留り良く形成することができる。
配置された複数の半導体素子間の素子分離領域に低抵抗
領域を形成し、これら複数の半導体素子の所定の電極間
を電気的に接続する工程と、エアブリッジ構造の空間と
なる部分にレジスト層を形成する工程と、前記レジスト
層に接して前記素子の所定の電極に接続する金属層を形
成する工程と、前記金属層上に電解めっき法によってめ
っき層を形成する工程と、前記レジスト層を除去する工
程とを含む製造方法によってエアブリッジ構造の配線電
極を安定に歩留り良く形成することができる。
（作 用）
本発明の製造方法によると、電解めっき工程にレジスト
を使用しないためにレジストのクラックの発生や下地と
の密着不良によって不要な部分にめっき金属が付着して
不良が発生することはない、また、金めつき層の電解め
っきの際の導通路としての金の蒸着層にエツチングを施
す工程がないため、配線電極が侵蝕されることもない。
を使用しないためにレジストのクラックの発生や下地と
の密着不良によって不要な部分にめっき金属が付着して
不良が発生することはない、また、金めつき層の電解め
っきの際の導通路としての金の蒸着層にエツチングを施
す工程がないため、配線電極が侵蝕されることもない。
本発明の製造方法を使用することにより、！便で安定な
方法によってエアブリッジ構造の配郷電極を歩留り良く
形成する事ができる。
方法によってエアブリッジ構造の配郷電極を歩留り良く
形成する事ができる。
（実施例）
以下、本発明の一つの実施例をＧａＡｓＦＥＴを例に説
明する。なお、説明において、従来と変らない部分につ
いては図面に従来と同じ符号をつけて示し、説明を省略
する。
明する。なお、説明において、従来と変らない部分につ
いては図面に従来と同じ符号をつけて示し、説明を省略
する。
次の第１図に本発明によるエアブリッジ構造の電極配線
の形成方法を示す。第１図（ａ）は第３図のＡ−Ａ線に
沿う断面図、第１図（ｂ）〜（ｅ）は第３図のＢ−Ｂ線
に沿う断面図である。
の形成方法を示す。第１図（ａ）は第３図のＡ−Ａ線に
沿う断面図、第１図（ｂ）〜（ｅ）は第３図のＢ−Ｂ線
に沿う断面図である。
まず、第１図（ａ）に示すように、例えばイオン注入技
術を使用して半絶縁性ＧａＡｓ基板１０１上に動作層（
Ｎ層）、ソース・ドレイン領域（Ｎ層層）を形成する際
に複数の半導体素子のソース電極間を接続する低抵抗領
域１１を素子分離領域に形成する。
術を使用して半絶縁性ＧａＡｓ基板１０１上に動作層（
Ｎ層）、ソース・ドレイン領域（Ｎ層層）を形成する際
に複数の半導体素子のソース電極間を接続する低抵抗領
域１１を素子分離領域に形成する。
このときのイオン注入は、例えば注入エネルギー２５０
ＫｅＶ、ドーズ量２ Ｘ １０” （！ｍ−”と、注入
エネルギ１００ＫｅＶ、ドーズ量２ Ｘ １０” ａｎ
−” （ｉ’）２段注入テ行う。
ＫｅＶ、ドーズ量２ Ｘ １０” （！ｍ−”と、注入
エネルギ１００ＫｅＶ、ドーズ量２ Ｘ １０” ａｎ
−” （ｉ’）２段注入テ行う。
次に、第１図（ｂ）に示すように、ソース電極１０２８
、ゲート電極１０２Ｇ、ドレイン電極１０２Ｄをフォト
レジストを用いたリフトオフ法によって形成した後に、
エアブリッジの空間となるレジスト層１２を例えばＯＭ
Ｒ（商品名、東京応化社製）を用いて形成する（第１図
（ｂ））。
、ゲート電極１０２Ｇ、ドレイン電極１０２Ｄをフォト
レジストを用いたリフトオフ法によって形成した後に、
エアブリッジの空間となるレジスト層１２を例えばＯＭ
Ｒ（商品名、東京応化社製）を用いて形成する（第１図
（ｂ））。
次に、エアブリッジで接続する部分にフォトレジスト）
ＩＰＲ（商品名、富士ハント社製）を用いたリフトオフ
法により例えば厚さ０．１ｐのチタン、厚さ０．１７ｓ
のプラチナ、厚さ０．２７ａの金を順次積層した金属層
１３を形成する（第１図（Ｃ））。
ＩＰＲ（商品名、富士ハント社製）を用いたリフトオフ
法により例えば厚さ０．１ｐのチタン、厚さ０．１７ｓ
のプラチナ、厚さ０．２７ａの金を順次積層した金属層
１３を形成する（第１図（Ｃ））。
次に、電解めっき法によって前記金属層１０９に例えば
厚さ３−の金めつき層１４を形成する（第１図（ｄ））
。この時、複数の半導体素子のソース電極は素子分離領
域に予め形成された低抵抗領域１１によって電気的に接
続されており、めっきのための特別な導通路は必要無い
。
厚さ３−の金めつき層１４を形成する（第１図（ｄ））
。この時、複数の半導体素子のソース電極は素子分離領
域に予め形成された低抵抗領域１１によって電気的に接
続されており、めっきのための特別な導通路は必要無い
。
最後に、前記レジスト層１２を溶解除去することによっ
てエアブリッジ構造の配線電極１５が完成する（第１図
（ｅ））。
てエアブリッジ構造の配線電極１５が完成する（第１図
（ｅ））。
なお、第１図の実施例はソース電極配線をエアブリッジ
構造の電極として説明したが、ソース電極配線に限定す
るものではなくドレイン電極配線。
構造の電極として説明したが、ソース電極配線に限定す
るものではなくドレイン電極配線。
ゲート電極配線をエアブリッジ構造とする場合において
も同様の方法で形成でき、同様の効果がえられる。
も同様の方法で形成でき、同様の効果がえられる。
以上述べたように本発明によれば、簡便で安定な方法に
よってエアブリッジ構造の配線電極を歩留り良く形成す
る事ができる。
よってエアブリッジ構造の配線電極を歩留り良く形成す
る事ができる。
第１図は本発明にかかるエアブリッジ構造の配線電極の
形成方法を示す断面図で第１図（ａ）は第３図のＡ−Ａ
線に沿う断面図、第１図（ｂ）ないしくｅ）は第３図の
Ｂ−Ｂ線に沿う断面図、第２図は従来の方法によるエア
ブリッジ構造の配線電極の形成方法を示す第３図のＣ−
Ｃ線に沿う断面図、第３図は第１図および第２図を説明
するための平面図である。 １２・・・レジスト層、１３・・・金属層、１４・・・
金めつき層、１５・・・配線電極。
形成方法を示す断面図で第１図（ａ）は第３図のＡ−Ａ
線に沿う断面図、第１図（ｂ）ないしくｅ）は第３図の
Ｂ−Ｂ線に沿う断面図、第２図は従来の方法によるエア
ブリッジ構造の配線電極の形成方法を示す第３図のＣ−
Ｃ線に沿う断面図、第３図は第１図および第２図を説明
するための平面図である。 １２・・・レジスト層、１３・・・金属層、１４・・・
金めつき層、１５・・・配線電極。
Claims (1)
- 半導体基板上にエアブリッジ構造の配線電極を電解め
っき法によって形成する半導体装置の電極形成方法にお
いて、半導体基板上に配置された複数の半導体素子間の
素子分離領域に低抵抗領域を形成し、これら半導体素子
の所定電極間を電気的に接続する工程と、エアブリッジ
構造において空間となる域にレジスト層を形成する工程
と、前記レジスト層に接して設けられ前記素子の所定の
電極に接続する金属層を形成する工程と、前記金属層上
に電解めっき法によりめっき層を形成する工程と、前記
レジスト層を除去する工程とを含むことを特徴とする半
導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272072A JPH03133158A (ja) | 1989-10-19 | 1989-10-19 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1272072A JPH03133158A (ja) | 1989-10-19 | 1989-10-19 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03133158A true JPH03133158A (ja) | 1991-06-06 |
Family
ID=17508706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1272072A Pending JPH03133158A (ja) | 1989-10-19 | 1989-10-19 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03133158A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5965914A (en) * | 1997-06-18 | 1999-10-12 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor having a branched gate and channel |
| JP2010056388A (ja) * | 2008-08-29 | 2010-03-11 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-10-19 JP JP1272072A patent/JPH03133158A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5965914A (en) * | 1997-06-18 | 1999-10-12 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor having a branched gate and channel |
| JP2010056388A (ja) * | 2008-08-29 | 2010-03-11 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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