JPS609170A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS609170A JPS609170A JP58117256A JP11725683A JPS609170A JP S609170 A JPS609170 A JP S609170A JP 58117256 A JP58117256 A JP 58117256A JP 11725683 A JP11725683 A JP 11725683A JP S609170 A JPS609170 A JP S609170A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- gate
- plating
- resist
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はＧａＡｓ ＦＥＴ （電界効果型半導体装置）
の製造方法に係υ、特に間隔が狭くしかも微細なデュア
ルゲートを形成することのできる半導体装置の製括方法
に関する。
の製造方法に係υ、特に間隔が狭くしかも微細なデュア
ルゲートを形成することのできる半導体装置の製括方法
に関する。
従来技術と問題点
従来ＧａＡＳ ＦＥＴのデュアルゲートを形成する場合
、リソグラフィでの近接効果あるいは加工上の問題から
２本のゲート全微細化、近接させることが困離で、“か
つ加工による分離ができないため、間隔が狭くしかも微
細なデュアルゲートの形成はできなかった。
、リソグラフィでの近接効果あるいは加工上の問題から
２本のゲート全微細化、近接させることが困離で、“か
つ加工による分離ができないため、間隔が狭くしかも微
細なデュアルゲートの形成はできなかった。
発明の目的
本発明は上述の問題点を解決するだめのもので、間隔が
狭くしかも微細表デュアルゲートを容易に形成すること
のできる半導体装置の製造方法を提供することを目的と
している。
狭くしかも微細表デュアルゲートを容易に形成すること
のできる半導体装置の製造方法を提供することを目的と
している。
発明の実施例
以下、図面に関連して本発明の詳細な説明する。
第１図は本発明をＧａＡｓ ＭＥＳ ＦＥＴの製造に適
用した例を示す工程図である。
用した例を示す工程図である。
デュアルゲートの形成に際しては、まず第１図（ａ）に
示すように、半絶縁性ＧａＡｓ基板１上にｎ型Ｇａ−Ａ
ｓ層（動作層）２を形成し、その上にオーミックパター
ン３，３′を形成した後、゛その上にレジスト４を塗布
してその中央部に矢印で示すように電子ビーム露ブＣを
行ってゲート形成用のスリットパターン５を形成する。
示すように、半絶縁性ＧａＡｓ基板１上にｎ型Ｇａ−Ａ
ｓ層（動作層）２を形成し、その上にオーミックパター
ン３，３′を形成した後、゛その上にレジスト４を塗布
してその中央部に矢印で示すように電子ビーム露ブＣを
行ってゲート形成用のスリットパターン５を形成する。
この場合スリットパターン５はオーバーカットの断面形
状となる。なおオーミックパターン３はドレイン電極に
相当し、オーミックパターン３′はソース電極に相当す
る。
状となる。なおオーミックパターン３はドレイン電極に
相当し、オーミックパターン３′はソース電極に相当す
る。
次に第１図（ｂ）に示すように、このレジスト４をマス
クとして５ｉＯｚ６ｅ蒸着すると、ゲート部にゲート分
離用パターン７が形成される。この場合、パターン７０
両側には空隙８が形成される。
クとして５ｉＯｚ６ｅ蒸着すると、ゲート部にゲート分
離用パターン７が形成される。この場合、パターン７０
両側には空隙８が形成される。
次に第１図（ｅ）に示すように、Ａｕの電解メッキを行
って空隙８の部分にＡｕゲートメタルパターン９゜１０
を形成する。この場合、ゲート分離用パターン？ （ｓ
ｉｏ２）にはメッキされない。
って空隙８の部分にＡｕゲートメタルパターン９゜１０
を形成する。この場合、ゲート分離用パターン？ （ｓ
ｉｏ２）にはメッキされない。
次に第１図（ｄ）に示すように、エツチングを行って５
ｉＯ２６及び分離用パターン７を除去すると、ゲートメ
タルパターン９．１０は完全に分離される。
ｉＯ２６及び分離用パターン７を除去すると、ゲートメ
タルパターン９．１０は完全に分離される。
次に第１図（ｅｌに示すように、レジスト４の剥離を行
うことによってデュアルゲートが完成する。
うことによってデュアルゲートが完成する。
第１図（ｅ）はゲート部の一断面を示しているが、上述
の電子ビーム露光をゲートパターンの全てに対して行う
と、Ａｕの電解メッキ時に第２図に示すようにゲート分
離用パターン７の周囲がメッキされ、ゲートメタルパタ
ーン９，１０は連結部１１’ｉ有しておシ分離されない
。そこで、本発明では電子ビーム露光処理によって分離
を行う。
の電子ビーム露光をゲートパターンの全てに対して行う
と、Ａｕの電解メッキ時に第２図に示すようにゲート分
離用パターン７の周囲がメッキされ、ゲートメタルパタ
ーン９，１０は連結部１１’ｉ有しておシ分離されない
。そこで、本発明では電子ビーム露光処理によって分離
を行う。
次にその分離要領を説明する。
第３図に電子ビーム露光用レジストの感度曲線の一例を
示す。これによると、レジスト残膜率Ｈ／Ｒｈ（第３図
に付記したレジスト４′の断面形状参照）からパターン
の一部にレジス）１所定量残すことが可能である。すな
わち、第３図でオーバーカット部のパターンドーズ量Ｄ
ｏに対し分離したい箇所のパターンにはＤ１〜Ｄ４のド
ーズ量を与えれば、第４図に示すようにアンダーカット
部１１が形成され、核部はメッキされない。つ甘υ、第
５図に例示したように、オーバーカットドーズパターン
部１２ＢにはＤｏのドーズ量を与え、分離したいアンダ
ーカットドーズパターン部１２Ａ 、 １２ＣにはＤ１
〜Ｄ４のドーズｆ７ｆ ｆ与えれば良い。第６図はこの
ようなドース量を与えることによるゲート分離要領を示
すもので、第６図（ａ）はレジストのスリットパターン
形成部に第５図と同様のパターンで露光する要領を示し
ている。このような露光を行って以下第１図の工程を通
すと、第６図（ｂ）に示すように完全に分離されたデュ
アルゲートが形成される。
示す。これによると、レジスト残膜率Ｈ／Ｒｈ（第３図
に付記したレジスト４′の断面形状参照）からパターン
の一部にレジス）１所定量残すことが可能である。すな
わち、第３図でオーバーカット部のパターンドーズ量Ｄ
ｏに対し分離したい箇所のパターンにはＤ１〜Ｄ４のド
ーズ量を与えれば、第４図に示すようにアンダーカット
部１１が形成され、核部はメッキされない。つ甘υ、第
５図に例示したように、オーバーカットドーズパターン
部１２ＢにはＤｏのドーズ量を与え、分離したいアンダ
ーカットドーズパターン部１２Ａ 、 １２ＣにはＤ１
〜Ｄ４のドーズｆ７ｆ ｆ与えれば良い。第６図はこの
ようなドース量を与えることによるゲート分離要領を示
すもので、第６図（ａ）はレジストのスリットパターン
形成部に第５図と同様のパターンで露光する要領を示し
ている。このような露光を行って以下第１図の工程を通
すと、第６図（ｂ）に示すように完全に分離されたデュ
アルゲートが形成される。
１３はゲート電極数シ出し部で、これは後工程での配線
とのコンタクトラ容易にするためのものである。
とのコンタクトラ容易にするためのものである。
次にこのようにして形成されるデュアルゲートのゲート
間、ゲート長の寸法制御法について説明する。
間、ゲート長の寸法制御法について説明する。
電子ビーム露光により形成されるスリットパターンを示
す第７図において、デュアルゲートの間隔はほぼＷａで
決まシ、ゲート長は（Ｗｂ Ｗａ）／２で決まる。第８
図はその条件に対するＷａとｗｂの寸法をプロットした
もので、ゲート間隔は０．５〜０．４μＵ程度まで、ゲ
ート長は０．２〜ｏ、ｉμｍ程度まで実現可能である。
す第７図において、デュアルゲートの間隔はほぼＷａで
決まシ、ゲート長は（Ｗｂ Ｗａ）／２で決まる。第８
図はその条件に対するＷａとｗｂの寸法をプロットした
もので、ゲート間隔は０．５〜０．４μＵ程度まで、ゲ
ート長は０．２〜ｏ、ｉμｍ程度まで実現可能である。
上述の説明でばＡｕメッキにょ）ゲートメタルパターン
９．１０を形成する例について述べたが、Ａｕの代シに
ｐｔを用いても良い。また、上述の説明では５ｉ（１＋
ｋ用いてゲートメタルパターンを形成する例について
述べたが、ｓｉｏまたはその他の絶縁物を用いても良い
。但し、ＧａＡ３＋ Ａｕまたはｐｔと選択エツチング
が可能なものであることが必要である。
９．１０を形成する例について述べたが、Ａｕの代シに
ｐｔを用いても良い。また、上述の説明では５ｉ（１＋
ｋ用いてゲートメタルパターンを形成する例について
述べたが、ｓｉｏまたはその他の絶縁物を用いても良い
。但し、ＧａＡ３＋ Ａｕまたはｐｔと選択エツチング
が可能なものであることが必要である。
第９図及び第１θ図に応用例を示す。
第９図は、第１図（ａ）の工程でスリットパターンを形
成する際にｎ型ＧａＡｓ層２にリセス１４含形成し。
成する際にｎ型ＧａＡｓ層２にリセス１４含形成し。
その後第１図と同様の工程によりセルフアライメントデ
ュアルゲートを形成した例を示している。
ュアルゲートを形成した例を示している。
この場合は、リセス構造のＧａＡｓ ＭＥＳ ＦＥＴ
’？：得ることができ、一般に低抵抗特性が期待できる
。
’？：得ることができ、一般に低抵抗特性が期待できる
。
第１θ図は、ゲートメタルパターン’ｉ、ｐｔメッキに
よるパターン９’ 、１０’と、更にその上に形成され
たＡｕメッキによるパターン９’、１０’とにより形成
した例を示している。この場合は、ゲートの耐熱性を向
上するとともに、ゲートの配線とのコンタクトを容易に
することができる。
よるパターン９’ 、１０’と、更にその上に形成され
たＡｕメッキによるパターン９’、１０’とにより形成
した例を示している。この場合は、ゲートの耐熱性を向
上するとともに、ゲートの配線とのコンタクトを容易に
することができる。
発明の効果
以上述べたように、本発明によれば、間隔が狭くしかも
微細なデュアルゲートヲ容易に形成することができ、Ｇ
ａＡｓ ＭＥＳ ＦＥＴの寄生容量及び抵抗を低減して
特性を向上させることが可能である。
微細なデュアルゲートヲ容易に形成することができ、Ｇ
ａＡｓ ＭＥＳ ＦＥＴの寄生容量及び抵抗を低減して
特性を向上させることが可能である。
図面は本発明に係る半導体装置の製造方法の実施例を示
すもので、第１図（ａｌ〜（ｅ）は本発明をＧａＡｓＭ
ＥＳ ＦＥＴの製造に適用した例を示す工程図、第２図
はゲートメタルパターン端部における短絡個所説明図、
第３図は電子ビーム露光用レジストの感度特性図、第４
図はアンダーカットパターン形成要領図、第５図はゲー
ト分離露光要領説明図、第６図（ａ） 、 （ｂ）はゲ
ート分離要領説明図、第７図は露子ビーム露光により形
成されるレジストのスリットパターン断面形状説明図、
第８図は露光条件と各パターン寸法との関係図、第９図
及び第１０図はそれぞれゲートメタルパターンの他の形
成要領説明図である。 図中、１は半絶縁性ＧａＡｓ基板、２はｎ型ＧａＡｓ層
（動作層）、３はドレイン電極、３′はソース電極、４
．、ｉ’はレジスト、５はスリットパターン、６は５ｉ
０２（絶縁材）、７はゲート分離用パターン、８は空隙
、９，１０はＡｕゲートメタルパターン、１１はアンダ
ーカット部、１２Ａ、１２Ｃはアンダーカットドースパ
ターン部、１２Ｂはオーツく−カットド−ス゛パターン
部、１３はゲート電極数シ出し部、１４はリセスである
。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久五部（外１名）第１図 １１ 第３図 第４図 一庫Ｘ（μｍ） 第５図 （α） 第６図 （ｂ） 第７図 第 ８ 図 □ドース［（Ｃ／Ｃｍ２） 第 ９ 図 第１０図
すもので、第１図（ａｌ〜（ｅ）は本発明をＧａＡｓＭ
ＥＳ ＦＥＴの製造に適用した例を示す工程図、第２図
はゲートメタルパターン端部における短絡個所説明図、
第３図は電子ビーム露光用レジストの感度特性図、第４
図はアンダーカットパターン形成要領図、第５図はゲー
ト分離露光要領説明図、第６図（ａ） 、 （ｂ）はゲ
ート分離要領説明図、第７図は露子ビーム露光により形
成されるレジストのスリットパターン断面形状説明図、
第８図は露光条件と各パターン寸法との関係図、第９図
及び第１０図はそれぞれゲートメタルパターンの他の形
成要領説明図である。 図中、１は半絶縁性ＧａＡｓ基板、２はｎ型ＧａＡｓ層
（動作層）、３はドレイン電極、３′はソース電極、４
．、ｉ’はレジスト、５はスリットパターン、６は５ｉ
０２（絶縁材）、７はゲート分離用パターン、８は空隙
、９，１０はＡｕゲートメタルパターン、１１はアンダ
ーカット部、１２Ａ、１２Ｃはアンダーカットドースパ
ターン部、１２Ｂはオーツく−カットド−ス゛パターン
部、１３はゲート電極数シ出し部、１４はリセスである
。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久五部（外１名）第１図 １１ 第３図 第４図 一庫Ｘ（μｍ） 第５図 （α） 第６図 （ｂ） 第７図 第 ８ 図 □ドース［（Ｃ／Ｃｍ２） 第 ９ 図 第１０図
Claims (1)
- 【特許請求の範囲】 １、 半絶縁性基板上に形成されソース、ドレイ形状の
スリットパターンを電子ビーム露光によ多形成した後、
その上に、電解メッキが行われずしかもＧａＡｓ及びメ
ッキ金属と選択的に除去可能な絶縁材を蒸着して前記ｎ
をｃａＡｓ層上に該絶縁利によるゲート分離用パター
ンを形成し、次に電解メッキによシ前記ゲート分離用パ
ターンと前記スリットパターン内壁との間にゲートメタ
ルパターンを形成し、最後に前記分離用パターンを除去
し前記レジストを刺部するごとによってデュアルゲート
を形成することを特徴とする半導体装置の製造方法。 ２ 蒸着する絶縁材を５ｔｏ２とした特許請求の範囲第
１項記載の半導体装置の製造方法。 １ 電子ビーム露光量を制御することによってスリット
パターンの一部にレジストを残し核部に電解メッキ時に
ゲートメタ・ルのメッキが付着しないようにしてゲート
電極を分離する特許請求の範囲第１項記載の半導体装置
の製造方法。 ４、 電解メッキにより、Ａｕメッキ、Ｐｔメッキ。 またはＡｕ／Ｐｔ二重メッキを施すようにした特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117256A JPS609170A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117256A JPS609170A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609170A true JPS609170A (ja) | 1985-01-18 |
Family
ID=14707256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117256A Pending JPS609170A (ja) | 1983-06-29 | 1983-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2700221A1 (fr) * | 1993-01-07 | 1994-07-08 | Fujitsu Ltd | Transistor à effet de champ ayant des propriétés améliorées de capacité parasite et de transconductance. |
-
1983
- 1983-06-29 JP JP58117256A patent/JPS609170A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2700221A1 (fr) * | 1993-01-07 | 1994-07-08 | Fujitsu Ltd | Transistor à effet de champ ayant des propriétés améliorées de capacité parasite et de transconductance. |
| US5643811A (en) * | 1993-01-07 | 1997-07-01 | Fujitsu Limited | Method of making field effect transistor for high-frequency operation |
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