JPS628030B2 - - Google Patents
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- Publication number
- JPS628030B2 JPS628030B2 JP56084023A JP8402381A JPS628030B2 JP S628030 B2 JPS628030 B2 JP S628030B2 JP 56084023 A JP56084023 A JP 56084023A JP 8402381 A JP8402381 A JP 8402381A JP S628030 B2 JPS628030 B2 JP S628030B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resist film
- film
- forming
- titanium
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/251—Materials
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、とく
にワイヤレスボンデイングの際に必要となる半導
体装置の突起電極の形成方法に関するものであ
る。
にワイヤレスボンデイングの際に必要となる半導
体装置の突起電極の形成方法に関するものであ
る。
一般に突起電極には金（以下Auという）が用
いられるがこの突起電極をICに形成する方法と
しては、従来第１図に示すような工程が用いられ
ていた。
いられるがこの突起電極をICに形成する方法と
しては、従来第１図に示すような工程が用いられ
ていた。
即ち第１図において１は例えばシリコン等から
なる半導体基板であり、まずこの半導体基板１の
表面に二酸化シリコン等の絶縁膜２を形成する。
その後絶縁膜等と良好な密着を有する金属例えば
チタニウム／白金層（以下Ti／Pt層という）３
を真空蒸着法等で例えば数千Åのオーダーで形成
する。次に例えばOMR（ネガタイプ）又はAz
（ポジタイプ）等のフオトレジストでレジスト膜
４を形成し不要部分のTi／Pt層３をエツチング
によりとり除く（第１図ａ）。その後レジスト膜
４を除去し、再びレジスト膜５を形成し、それを
メツキマスクとし、金属層Ti／Pt層３を電流通
路としてAu層６を電解Auメツキ法によつて形成
する（第１図ｂ）。その後レジスト膜５をとり除
き、次にレジスト膜７を形成し、それをメツキマ
スクとし、金属層Ti／Pt層３及びAu層６を電流
通路として電解Auメツキ法によつて突起電極の
突起部８を形成する（第１図ｃ）。その後レジス
ト膜７をとり除き突起電極の形成を完了する（第
１図ｄ）。この電極構造で重要なことはTi／Pt層
３、Au層６、及び突起電極８とAu層６、との境
界面９とが段階構造となつていることであり、こ
うすることにより、ボンデイング中に突起電極が
破壊されることを除くことができる。
なる半導体基板であり、まずこの半導体基板１の
表面に二酸化シリコン等の絶縁膜２を形成する。
その後絶縁膜等と良好な密着を有する金属例えば
チタニウム／白金層（以下Ti／Pt層という）３
を真空蒸着法等で例えば数千Åのオーダーで形成
する。次に例えばOMR（ネガタイプ）又はAz
（ポジタイプ）等のフオトレジストでレジスト膜
４を形成し不要部分のTi／Pt層３をエツチング
によりとり除く（第１図ａ）。その後レジスト膜
４を除去し、再びレジスト膜５を形成し、それを
メツキマスクとし、金属層Ti／Pt層３を電流通
路としてAu層６を電解Auメツキ法によつて形成
する（第１図ｂ）。その後レジスト膜５をとり除
き、次にレジスト膜７を形成し、それをメツキマ
スクとし、金属層Ti／Pt層３及びAu層６を電流
通路として電解Auメツキ法によつて突起電極の
突起部８を形成する（第１図ｃ）。その後レジス
ト膜７をとり除き突起電極の形成を完了する（第
１図ｄ）。この電極構造で重要なことはTi／Pt層
３、Au層６、及び突起電極８とAu層６、との境
界面９とが段階構造となつていることであり、こ
うすることにより、ボンデイング中に突起電極が
破壊されることを除くことができる。
しかしながらこのような従来の方法では、前述
したとおり、非常に工程が複雑となる欠点があつ
た。
したとおり、非常に工程が複雑となる欠点があつ
た。
本発明は従来の方法の欠点を解消するためにな
されたものであり、従来の方法に比べて大巾に工
程を減少させ、かつ前述したTi／Pt層、Au層及
び突起電極とAu層との境面とが段階構造になつ
ていることを特徴とした半導体装置の突起電極構
造の形成方法を提供することを目的とする。
されたものであり、従来の方法に比べて大巾に工
程を減少させ、かつ前述したTi／Pt層、Au層及
び突起電極とAu層との境面とが段階構造になつ
ていることを特徴とした半導体装置の突起電極構
造の形成方法を提供することを目的とする。
本発明の特徴は、半導体基板上に絶縁膜を形成
する工程と、前記絶縁膜上にTi／Pt層（チタニ
ウム−白金の膜）を被着する工程と、前記Ti／
Pt層（チタニウム−白金の膜）上に選択的に第１
のレジスト膜を被着する工程と、前記第１のレジ
スト膜をマスクとして所定平面形状のAu層（金
層）を形成する工程と、前記第１のレジスト膜を
除去する工程と、前記Ti／Pt層（チタニウム−
白金膜）に被着しかつ前記所定形状のAu層（金
層）の周辺部上に被着せる第２のレジスト膜を形
成する工程と、下方部が露出せる前記Au層（金
層）の中央部に被着しかつ上方部が前記第２のレ
ジスト膜上を前記Au層（金層）の外周より外部
に延在せるAu（金）の突起電極を形成する工程
と、前記第２のレジスト膜を除去する工程と、し
かる後に前記突起電極の上方部をマスクとして異
方性エツチングにより前記Ti／Pt層（チタニウ
ム白金膜）をパターニングしこれにより前記Au
層（金層）より広い平面形状でありかつ前記突起
電極の上方部とほぼ同じ平面形状のチタニウム−
白金の下層電極膜を形成する工程とを有する半導
体装置の製造方法にある。
する工程と、前記絶縁膜上にTi／Pt層（チタニ
ウム−白金の膜）を被着する工程と、前記Ti／
Pt層（チタニウム−白金の膜）上に選択的に第１
のレジスト膜を被着する工程と、前記第１のレジ
スト膜をマスクとして所定平面形状のAu層（金
層）を形成する工程と、前記第１のレジスト膜を
除去する工程と、前記Ti／Pt層（チタニウム−
白金膜）に被着しかつ前記所定形状のAu層（金
層）の周辺部上に被着せる第２のレジスト膜を形
成する工程と、下方部が露出せる前記Au層（金
層）の中央部に被着しかつ上方部が前記第２のレ
ジスト膜上を前記Au層（金層）の外周より外部
に延在せるAu（金）の突起電極を形成する工程
と、前記第２のレジスト膜を除去する工程と、し
かる後に前記突起電極の上方部をマスクとして異
方性エツチングにより前記Ti／Pt層（チタニウ
ム白金膜）をパターニングしこれにより前記Au
層（金層）より広い平面形状でありかつ前記突起
電極の上方部とほぼ同じ平面形状のチタニウム−
白金の下層電極膜を形成する工程とを有する半導
体装置の製造方法にある。
以下この発明の実施例を第２図を参照にして説
明する。
明する。
まず第２図においてシリコン基板１の表面に二
酸化シリコン等の絶縁膜２を形成し、連続して
Ti／Pt層３を形成する。次に選択的に形成され
たレジスト膜５をマスクとし、電解Auメツキ法
にてAu層６を形成する（第２図ａ）。その後、レ
ジスト膜５を除去し、再びレジスト膜７を形成す
る。次に、レジスト膜７をマスクとしAu突起電
極８を形成する（第２図ｂ）。この時に厚い突起
電極８の上面１０の巾を第２層のAu層６の巾よ
りも大きく形成することが本発明の特徴である。
すなわち第３層の突起電極８の下の部分１０′は
層６より小となつている。しかる後レジスト膜７
をとり除き、イオンミリング法等の強い方向性を
有するエツチング法を用い、突起電極上面１０を
マスクにTi／Pt層３をエツチングする（第２図
ｃ）。ここでイオンミリングとはAr等の不活性ガ
スをRFプラズマイオン化し、これに電界をかけ
ることにより、高エネルギー化した粒子が物質を
エツチングする方法であり、特徴として非常に強
い方向性を有することである。すなわち、突起電
極上面１０をマスクにし、サイドエツチすること
なく、Ti／Pt層３をエツチングすることができ
る。
酸化シリコン等の絶縁膜２を形成し、連続して
Ti／Pt層３を形成する。次に選択的に形成され
たレジスト膜５をマスクとし、電解Auメツキ法
にてAu層６を形成する（第２図ａ）。その後、レ
ジスト膜５を除去し、再びレジスト膜７を形成す
る。次に、レジスト膜７をマスクとしAu突起電
極８を形成する（第２図ｂ）。この時に厚い突起
電極８の上面１０の巾を第２層のAu層６の巾よ
りも大きく形成することが本発明の特徴である。
すなわち第３層の突起電極８の下の部分１０′は
層６より小となつている。しかる後レジスト膜７
をとり除き、イオンミリング法等の強い方向性を
有するエツチング法を用い、突起電極上面１０を
マスクにTi／Pt層３をエツチングする（第２図
ｃ）。ここでイオンミリングとはAr等の不活性ガ
スをRFプラズマイオン化し、これに電界をかけ
ることにより、高エネルギー化した粒子が物質を
エツチングする方法であり、特徴として非常に強
い方向性を有することである。すなわち、突起電
極上面１０をマスクにし、サイドエツチすること
なく、Ti／Pt層３をエツチングすることができ
る。
このようにして、従来に比べて大巾に少ない工
程でTi／PtとAu層及び突起電極の境面とが階段
構造となつている突起電極構造で、突起部Au層
の寸法が下層のAu層よりも広くかつさらに下層
のTi／Pt層とほぼ同じであることを特徴とする
突起電極構造を有する半導体装置を形成すること
が可能となつた。
程でTi／PtとAu層及び突起電極の境面とが階段
構造となつている突起電極構造で、突起部Au層
の寸法が下層のAu層よりも広くかつさらに下層
のTi／Pt層とほぼ同じであることを特徴とする
突起電極構造を有する半導体装置を形成すること
が可能となつた。
第２図ｄは第２図ｃの平面図である。半導体基
板１の主面の絶縁膜２上には配線層２００とそれ
に接続する突起電極１００が形成されている。突
起電極は第１層のTi／Pt層３、その上の第２層
のAu層６、その上の厚い第３層であるAu層８か
ら構成されている。層８は第１層３とほぼ同じ平
面形状の上面１０と第２層６より小さい平面形状
の下部分１０′を有している。そして配線層２０
０はこの実施例では突起電極の第１層および第２
層と同じ構成の多層構造となつており、突起電極
のTi／Ptおよび第２層の薄いAuと同時に生成さ
れ、イオンミリングの際には、突起電極の上面１
０と同様に配線層の上層となる薄いAu層がマス
クとなつてTi／Pt層をエツチングしパターン化
する。
板１の主面の絶縁膜２上には配線層２００とそれ
に接続する突起電極１００が形成されている。突
起電極は第１層のTi／Pt層３、その上の第２層
のAu層６、その上の厚い第３層であるAu層８か
ら構成されている。層８は第１層３とほぼ同じ平
面形状の上面１０と第２層６より小さい平面形状
の下部分１０′を有している。そして配線層２０
０はこの実施例では突起電極の第１層および第２
層と同じ構成の多層構造となつており、突起電極
のTi／Ptおよび第２層の薄いAuと同時に生成さ
れ、イオンミリングの際には、突起電極の上面１
０と同様に配線層の上層となる薄いAu層がマス
クとなつてTi／Pt層をエツチングしパターン化
する。
第１図ａ乃至第１図ｄは従来の突起電極形成方
法による工程説明図であり、ａ，ｂは金属層形成
工程、ｃは突起電極の突起部の形成工程、ｄはレ
ジスト膜の除去工程を示す断面図である。第２図
ａ乃至第２図ｃは本発明の実施例の突起電極形成
方法による工程説明図であり、ａは金属層形成工
程、ｂは突起電極の突起部の形成工程、ｃはレジ
スト膜の除去工程及びエツチング工程を示す断面
図である。又、第２図ｄは第２図ｃの平面図であ
る。 なお図中の記号は、１……半導体基板、２……
SiO2等の絶縁膜、３……Ti／Pt層、４……レジ
スト膜、５……レジスト膜、６……Au層、７…
…レジスト膜、８……突起部Au層、９……Au及
びPtの接触面、１０……突起部上面、１０′……
突起部の下部分、１００……突起電極、２００…
…配線層である。
法による工程説明図であり、ａ，ｂは金属層形成
工程、ｃは突起電極の突起部の形成工程、ｄはレ
ジスト膜の除去工程を示す断面図である。第２図
ａ乃至第２図ｃは本発明の実施例の突起電極形成
方法による工程説明図であり、ａは金属層形成工
程、ｂは突起電極の突起部の形成工程、ｃはレジ
スト膜の除去工程及びエツチング工程を示す断面
図である。又、第２図ｄは第２図ｃの平面図であ
る。 なお図中の記号は、１……半導体基板、２……
SiO2等の絶縁膜、３……Ti／Pt層、４……レジ
スト膜、５……レジスト膜、６……Au層、７…
…レジスト膜、８……突起部Au層、９……Au及
びPtの接触面、１０……突起部上面、１０′……
突起部の下部分、１００……突起電極、２００…
…配線層である。
Claims (1)
- １ 半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜上にチタニウム−白金の膜を被着する工
程と、前記チタニウム−白金の膜上に選択的に第
１のレジスト膜を被着する工程と、前記第１のレ
ジスト膜をマスクとして所定平面形状の金層を形
成する工程と、前記第１のレジスト膜を除去する
工程と、前記チタニウム−白金膜に被着しかつ前
記所定形状の金層の周辺部上に被着せる第２のレ
ジスト膜を形成する工程と、下方部が露出せる前
記金層の中央部に被着しかつ上方部が前記第２の
レジスト膜上を前記金層の外周より外部に延在せ
る金の突起電極を形成する工程と、前記第２のレ
ジスト膜を除去する工程と、しかる後に前記突起
電極の上方部をマスクとして異方性エツチングに
より前記チタニウム−白金の膜をパターニングし
これにより前記金層より広い平面形状でありかつ
前記突起電極の上方部とほぼ同じ平面形状のチタ
ニウム−白金の下層電極膜を形成する工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084023A JPS57198647A (en) | 1981-06-01 | 1981-06-01 | Semiconductor device and manufacture therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56084023A JPS57198647A (en) | 1981-06-01 | 1981-06-01 | Semiconductor device and manufacture therefor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57198647A JPS57198647A (en) | 1982-12-06 |
| JPS628030B2 true JPS628030B2 (ja) | 1987-02-20 |
Family
ID=13818961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56084023A Granted JPS57198647A (en) | 1981-06-01 | 1981-06-01 | Semiconductor device and manufacture therefor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57198647A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117135A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS60140737A (ja) * | 1983-12-27 | 1985-07-25 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513780A (en) * | 1974-06-28 | 1976-01-13 | Sharp Kk | Banpuojusuru handotaisochino seizohoho |
| JPS51147253A (en) * | 1975-06-13 | 1976-12-17 | Nec Corp | Structure of electrode terminal |
-
1981
- 1981-06-01 JP JP56084023A patent/JPS57198647A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57198647A (en) | 1982-12-06 |
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