JPH03134887A - Ｓｒａｍ内蔵ｄｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は高速アクセスおよび高速サイクルが可能なＳ　
ＲＡ　Ｍ内蔵ＤＲＡＭに関する。

（ロ）従来の技術 第７図にビデオシステム等に広く使用されているマルチ
ポートＲＡＭの基本構成を示す。このマルチポートＲＡ
Ｍは大容量のＤＲＡＭブロック（１０）と、ビットサイ
ズがこのＤＲＡＭブロック（ｌＯ）のカラム数に等しい
シフトレジスタ（１１）、およびシフトレジスタ（１１
）のパラレルデータをＤＲＡＭブロック（１０）にライ
ト転送し、ＤＲＡＭブロック（１０）のパラレルデータ
をシフトレジスタ（１１）に１−ド転送する双方向転送
ゲー）　（１２）から構成され、ロウアドレスによりア
クセスされるＤＲＡＭブロック（１０）の複数のセルの
データが同時にシフトレジスタ（１１）にリード転送さ
れ、シリアル制御タロツクＳＣ０により、そのシリアル
出力ポートＳＯから出力される。また、外部回路からの
データはシフトレジスタ（１１）のシリアル入力ポート
Ｓ■に入力された後、転送ゲー）　（１２）を介してＤ
ＲＡＭブロック（１０）に−括してライト転送される。

斯るマルチポートＲＡＭはＤＲＡＭブロック（１０）と
シフトレジスタ（１１）間のパラレルデータ入出力とシ
フトレジスタ（１１）のシリアルポートによるシリアル
データ入出力が別サイクルにて行われるため、パラレル
データ転送サイクル以外はＤＲＡＭブロック（１０）と
シリアルポートを非同期に独立して動作させることがで
き、外部回路の動作効率を略１００％にすることができ
る利点を有する。

この反面、このマルチポートＲＡＭをワンチップ化する
場合には、ＤＲＡＭブロック（１０）の対のビット線の
間隔内に比較的多数の素子から構成されるシフトレジス
タ（１１）の各ステージを配列しなければならないと共
にシフトレジスタ（１１）と転送ゲート（１２）の各ス
テージにはリード転送とライト転送のための真補２対の
データバスを配列しなければならず、上記構成のマルチ
ポートＲＡＭはチップサイズが大きくなる欠点を有して
いる。

（・・）発明が解決しようとする課題 本発明は従来技術に存する上記した課題を解決すること
を目的とするものであって、Ｓ　Ｉ２　Ａ　Ｍをデータ
レジスタとして使用することによって素子数とデータバ
ス数を低減させ、もってチップサイズを減少させると共
に高速アクセスおよび高速サイクルが可能なＳＲＡＭ内
蔵ＤＲＡＭを提供することを目的とする。

（ニ）課題を解決するための手段 前記した課題は、マトリクス配列されるワード線とビッ
ト線の交点にダイナミックメモリセルを配列したＤＲＡ
Ｍブロックと、対のビット線毎にスタティックメモリセ
ルを配列したＳＲＡＭブロックと、ビット線に挿入され
て前記Ｄ　ＲＡ　ＭブロックとＳＲＡＭブロックを分離
するゲートから構成され、スタティックメモリセルから
ダイナミックメモリセルへのライト転送はＰ、Ｎ両チャ
ンネルのセンスアンプの少なくとも一方の動作を停止し
て行われる本発明のＳ　ＲＡ、　Ｍ内蔵ＤＲＡＭにより
解決される。

（ホ）作用 スタティックメモリセルをデータレジスタとする構成は
素子数並びに内部データバス数を低減させるよう作用し
、スタティックメモリセルからダイナミックメモリセル
・＼のライト転送がＰ、Ｎ両チャンネルのセンスアンプ
ノ少なくとも一方の動作を停止して行われる構成は、デ
ータが書き込まれるダイナミックメモリセルの書き込み
能力を低下させ、スタティックメモリセルによるデータ
書き込みを容易にするよう作用する。

（へ）実　　施　　例 以下、第１図及至第６図を参照して本発明の一実施例を
説明する。

第１図を参照すると、本発明のＳＲＡＭ内蔵ＤＲＡＭ　
（以下、・単にメモリと称する）はマトリクス配列され
るｍ対のビット線（ＢＬｏ、ＢＬ、”）−（ＢＬ、、、
Ｂ　Ｌ、ｆｉ−、”）とｎ本のワード線ＷＬ。

〜ＷＬ。−７の交点にＭＯＳＦＥＴ　　Ｑ、、および容
量ＣＩ、からなるダイナミックメモリセルを配列したＤ
ＲＡＭブロックと、ＣＭ　ＯＳインバータＩＮ。

とＩＮ、”からなるスタティックメモリセルＳＭ。

〜ＳＭ、、をそれぞれの対のビット線間に配列したＳＲ
ＡＭブロック（上記のＲＡＭブロックには参照符号を付
さない）から概略構成され、ＤＲＡＭブロックにシェア
ドセンスアンプ方式が採用されている本実施例では、ｎ
本のワード線ＷＬｏ〜ＷＬ、、は２分割され、各々半数
がセンスアンプＳＡ、〜ＳＡ□−１を挟んで配列されて
おり、それによりＤＲＡＭブロックはメモリブロックＭ
Ｂｔ、。

とＭＢ、、、、に分割されている。

同図には複数対の入出力バス（１１００，Ｉｌｏ。。）
〜（１／　Ｏｒ−＋、Ｉｌｏ、−１”）を示すのみで、
それらと対のビット線との接続関係の一部が省略されて
いるが、ｍ対のビット線（ＢＬ、、ＢＬｏ”）　−（Ｂ
　Ｌ−、、ＢＴ−、、−、”）は通常、４あるいは８の
グループに分割されており、それぞれのグループの対の
ビット線はカラム選択信号φｃｓ。

〜φＣ５ｍ−１により制御されるカラム選択ゲートＧｃ
５を介して入出力バス（Ｉ１０゜、Ｉｌｏ、°）〜Ｃｌ
１０．．、Ｉ　１０、−、”）の何れかに並列接続され
ている。さらに、全てのビット線にはメモリゲートＧ１
．７、Ｇ−ヮ、およびＧ５ＲＡＭが挿入されており、そ
れにより、例えばビット線ＢＬ、はＢＬ。

（ｆａｒ）とＢ　Ｌ　ｏ　（ｎｅａｒ）に分割されてい
る。従って、メモリゲートＧ、、、とＧ−１，の動作に
より、メモリブロックＭＢｔ＊ｖとＭ　Ｂ　ｎ　ｓ　＋
　＋はセンスアンプＳＡ０〜ＳＡ□−１によるダイナミ
ックメモリセルのリフレッシュおよびプリチャージ回路
ＰＣ０１、Ｐ　Ｃ、、、、によるビット線のプリチャー
ジがそれぞれ独立に行われる。また、メモリゲートＧ５
ＲＡＭがオフであるときには、ＳＲＡＭブロックのみが
アクセスされる。

続いて、第２図のタイミングチャートを参照して実施例
のライトサイクルを説明する。

同タイミングチャートは入出力バス（１／　０゜、Ｉｌ
ｏ。′）〜（１１０Ｉ−、、Ｉｌｏ、−１”）からＳＲ
ＡＭへのページモードライトサイクル（タイミングＴ０
〜タイミングＴ＋）とＳＲＡＭからＤＲＡＭへのｍビッ
ト同時転送サイクル（タイミングＴ、〜タイミングＴ、
）を説明している。

なお、本実施例におけるメモリゲー）　Ｇ５ＲＡＭの機
能は特徴的であるが、そのゲート制御信号φ５Ｒ綿の説
明は全ての説明の後に行う。そこで、このサイクルでは
ゲート制御信号φＳＲＡＭはメモリに対するアクセスが
終了し、再びＲＡＳ、が立ち下がった後の、所定のタイ
ミングでのみハイレベルになるものと理解されたい。た
だし、本メモリに通常のＤＲＭとして動作するモードが
追加される場合には、そのモードではメモリゲートＧ５
ＲＡＭはライトパルスＷＥ、に同期してオンされる。

タイミングＴ。のＲＡＳ”のネガティブエツジにより、
図示しないアドレスバスに時分割入力されるロウアドレ
スがラッチされ、さらにデコードされてワード線の１が
ハイレベルになると、センスアンプＳＡ、〜ＳＡ、、に
より、そのワード線に接続されたダイナミックメモリセ
ルの再書き込みが開始される。ただし、このページモー
ドライトサイクルではＤＲＡＭブロックへの一括同時転
送は行われないので、後続のライト転送サイクルに供す
るため、ロウアドレスは図示しないレジスタに待避され
る。なお、このサイクルを含め、スタティックメモリセ
ルＳＭ０〜ＳＭ、、のみがアクセスされるサイクルにお
いて、リフレッシュカウンタによるＤ　ＲＡ、　Ｍブロ
ックのセルフリフレッシュが行われるよう変更すること
も可能である。また、後記するタイミングチャートにて
ロウアドレスが入力されるよう変更することも可能であ
る。

タイミングＴ、のＣＡＳ”のネガティブエツジによりカ
ラムアドレスがラッチされ、デコードされてカラム選択
信号φ。５ｏ〜φＣ９ｍ−１の１がハイレベルになると
、スタートアドレスに対応するカラム選択信号、例えば
φ。５゜がハイレベルになる。これによりカラム選択ゲ
ートＧ　Ｃ５６がオンして、入出力バス（Ｉｌｏ。、Ｉ
　／’　Ｏｏ”）とスタティックメモリセルＳ　Ｍ　、
が接続され、図示しない外部回路より入出力バスに入力
されるデータがスタティックメモリセルＳＭｏに書き込
まれる。

以下、タイミングＴ、からタイミングＴ、までは同様に
して、カラムアドレスおよびデータがＣＡＳｏに同期し
て入力されて、スタティックメモリセルＳＭ、〜ＳＭ、
、にデータが書き込まれる。そして、ＲＡＳ”が立ち上
がって、ページモードライトサイクルが終了する。

続いて、メモリはタイミングＴ４までプリチャージ期間
に入る。前記ＲＡＳ”の立ち上がりに前後してφＷＲ９
がローレベルにされると、スイッチ回路ＳＷによりワー
ド線の残存電荷が放電されて、ダイナミックメモリセル
がビット線から完全遮断される。その後、φＥＱがハイ
レベルにされて、全てのプリチャージ回路ｐ　ｃ　、、
、およびＰＣｌ、７のＩＨｊｔＭＯ３ＦＥＴがオンして
、全てのビット線がプリチャージ電位Ｖ　ＢＬ＝　Ｖ　
ｃｃ／　２に充電される。

タイミングＴ４にて再びＲＡＳ”が立ち下がると、先に
待避されていたロウアドレスがロウデコーダに入力され
てワード線の１が選択される。

同時に、このロウアドレスの所定のビット、通常最」−
位ビットによりメモリブロックＭＢ、□、ＭＢ７−７の
いずれのワード線が選択されたかが判断され、例えばＭ
Ｂ、、、のワード線が選択された場合には同タイミング
チャートに実線で示すようなパターンのゲート制御信号
φ１．．およびφゎ、５．が出力される。そこで、Ｍ　
Ｂ　ｔ　−７のワード線が選択された場合には、鮭初（
ｆａｒ）側のピッド線のみがセンスアンプ５Ａｏ−８Ａ
□−１に接続されて、一方のチャンネルによる後期する
センスが行われ、その後に（ｎｅａｒ）のビット線がφ
。６１．により接続される。これに対して、Ｍ　Ｂ　、
、、のワード線が選択される場合には、破線で示される
φ、ヮ７によりメモリゲートＧ０．はオフにされ、（ｎ
ｅａｒ）ＰＭのビット線のみセンス動作が行われる。

タイミングＴ、にてＮチャンネルのセンスアンプを駆動
する信号φ、。のみがハイレベルになると、対のビット
線の電位差は図示するように、方がＯｖに、他方がＶＢ
Ｌになる。そして、Ｍ　Ｂ　ｔ　。

、のワード線が選択される場合には、この後（ｎｅａｒ
）側のとノド線が接続される。

さらに、タイミングＴ６においてハイレベルのφＳＩＩ
ＡＭが出力されると、スタティックメモリセルＳ　Ｍ　
ｏ〜Ｓ　Ｍ　＝ａ　−＋の入出力線とＤ　ＲＡ、　Ｍブ
ロックの対のビット線がそれぞれ接続されて、スタティ
ックメモリセルＳＭ、−３Ｍ、、からダイナミックメモ
リセルへの一括同時転送が行われる。なお、本発明のメ
モリにおいて、スタティックメモリセルＳ　Ｍ　ｏ−Ｓ
　Ｍ　ｍ−１からダイナミックメモリセルへの同時転送
、およびその逆方向の転送が可能となる理由については
続くリードサイクルの説明の後に行う。

そして、タイミングＴ、にてＰチャンネルのセンスアン
プがφ５．により駆動されて、一方がＯＶ、他方がＶＢ
Ｌのビット線はＯＶとＶ。０レベルに増幅され、ダイナ
ミックメモリセルに何れかのレベルが書き込まれて、ス
タティックメモリセルＳＭ　ｏ−３Ｍゆ−１からダイナ
ミックメモリセルへの同時ライト転送が終了する。

続いて、第３図のタイミングチャートを参照して実施例
のページモードリードサイクルを説明する。なお、この
サイクルではメモリゲートＧ１．。

およびＧ。ｅｌｌは選択されたダイナミックメモリセル
のデータが入出力バス（Ｔ１０゜、Ｉｌｏ。８）〜（ｒ
ｌｏｚ−＋、Ｉ　１０　Ｉ−、”）に出力可能なように
、選択されるメモリブロックに対応して動作し、メモリ
ゲー）　Ｇ５ＲＡＭは最初のデータが確定する所定期間
のみオンする。

タイミングＴ、ｃｒ）ＲＡＳ”のネガティブエツジによ
り、図示しないアドレスバスに時分割入力されるロウア
ドレスがラッチされ、デコードされてワード線の１がハ
イレベルになり、その選択ワード線に接続されるダイナ
ミックメモリセルがそれぞれのビット線に接続される。

そして、そのビット線およびダイナミンクメモリセルは
後続のタイミングＴ、、Ｔ１゜においてシーケンシャル
に活性化されるセンスアンプ駆動信号φ５Ｎおよびφ５
Ｆによってセンスされて、■ｃｃレベルとＶＤＤレベル
に増幅される。さらに、このセンス動作が完了するタイ
ミングＴｌ＋にはφＳＲＡＭが活性化されてセンスアン
プＳ　Ａ　ｏ−Ｓ　Ａ　ｍ−１の出力によりスタティッ
クメモリセルＳＭｏ−８Ｍエヤーにデータが書き込まれ
る。

タイミングＴ１．のＣＡＳ”のネガティブエツジにより
カラムアドレスがラッチされ、さらにデ１ ２ コードされてスタートアドレスに対応する、例えばカラ
ム選択信号φｃｓｏがハイレベルになると、カラム選択
ゲートＧ。５ｏがオンして、スタティックメモリセルＳ
　Ｍ　ｏのデータが入出力バス（Ｉｌｏｏ、Ｉｌｏ、”
）に出力される。

この後、タイミングＴｌｌにはφＳＲＡＭがローレベル
にされて、本メモリはＳＲＡＭブロックとＤＲＡＭブロ
ックが遮断され、ＳＲＡＭブロックはＣＡＳ’に同期し
て入力されるカラムアドレスに対応するデータを出力し
、ＤＲＡＭブロックはリフレッシュカウンタによるセル
フリフレッシュが行われる。

次に、本発明のメモリによるスタティックメモリセルＳ
Ｍ、−５Ｍ、、からダイナミックメモリセルへのデータ
転送動作およびその逆方向のデータ転送動作を第４図お
よび第５図を参照して説明する。なお、第４図および第
５図において、ビット線ＢＬに接続されている容量Ｃ′
はビット線配線容量であり、ビット線ＢＬ”に接続され
ている容量Ｃはダイナミックメモリセルの容量である。

また、センスアンプＳＡを構成するＭＯ５ＦＥＴＱ　Ｎ
ｌ、Ｑ　Ｎ２、Ｑ　ＰＩ、Ｑ　ＰＩの書き込み能力はス
タティックメモリセルＳＭを構成するＭＯＳ　Ｆ　ＥＴ
のそれより大きく設計されている。

第４図はＮチャンネルのセンスアンプのみが駆動され、
さらに所定のタイミングにてメモリゲートＧ５ＲＡＭが
オンした対のビット線の等価回路を示しており、データ
リストアの条件が最も厳しい例を説明するため、ビット
線ＢＬ”に接続されるダイナミックメモリセルの容量Ｃ
の電位は予め”０”　（＝＼’　ＤＤ）に、またスタテ
ィックメモリセルＳＭを構成するＭ　ＯＳインバータＩ
Ｎの出力は”０”、ＩＮ”の出力は″　１″に仮定され
ている。

図示しないワード線が選択されて、プリチャージ直後の
対のビット線の一方のビット線Ｂｌ−”に”Ｏ”　（＝
ＶＯＯ）に充電されたセル容量Ｃが接続されると、ビッ
ト線ＢＬ”の電位はその配線容量Ｃ゛　とセル容量Ｃに
よりｖ　＝　ｖ　ＢｔＣ’　／　（Ｃ’＋Ｃ）に低下し
、ビット線ＢＬ”の電位はその配線容量Ｃ゛のプリチャ
ージ電位Ｖ　Ｂ　Ｌとなる。その後、Ｎチャンネルのセ
ンスアンプが駆動されると、ビット線ＢＬのプリチャー
ジ電位Ｖ　Ｂ　Ｌとビット線ＢＬ”の前記電位Ｖ　＝　
Ｖ　ＢＬＣ“／（Ｃ’＋Ｃ）は、ＭＯ８ＦＥＴＱＮ１が
オフ、Ｑ□がオンすることによって増幅されて、それぞ
れ略ＶＩＩＬ、■ＤＤに変化する。

この状態でメモリゲートＧ５ＲＡＭがオンして図示する
ような等価回路が形成されると、ピント線ＢＬでは、ス
タティックメモリセルＳＭを構成するインバータＩＮの
スタティックなＶＤＤ電位と配線容量Ｃ゛に充電された
容量性のＶＢＬ電位とがセンスアンプを構成するＭＯ５
ＦＥＴＱＮ、のドレインとＱ　Ｎｌのゲートに配線抵抗
Ｒを介して接続される。また、ビット線ＢＬ“では、ス
タティックメモリセルＳＭを構成するインバータＩＮ０
の出力のスタティックな■。Ｃ電位がオン状態のＭ　Ｏ
Ｓ　ＦＥＴＱＮ、のドレインに配線抵抗Ｒを介して接続
される。

そこで、ビット線ＢＬに着目すると、配線容量Ｃ“に充
電された容量性のＶＢＬ電位はインバータＩＮのスタテ
ィックなＶｐＤ電位により、接続後、徐々に放電され、
ビット線ＢＬはＶｐｐに低下する。そして、このビット
線Ｂ　Ｌの電位の低下に伴って、ＭＯ３ＦＥＴＱＮ、が
オフを始め、セル容量Ｃの電位はインバータＩＮ’の出
力のスタティックなＶｃｏ電位により充電されて、当初
の電位関係を反転させる。そして、所定の時間の後にＰ
チャンネルのセンスアンプが駆動されて、データ転送が
完了する。

第５図はダイナミックメモリセルからスタティックメモ
リセルＳＭおよび入出力バスへのデータ転送を説明して
おり、図示するように、このときはＮ、２両チャンネル
のセンスアンプＳＡが駆動されている。このセンスアン
プを構成するＭＯＳＦＥＴのデータ書き込み能力はスタ
ティックメモリセルＳＭを構成するＭＯＳＦＥＴのそれ
より大きく設計されているため、能力の大きいセンスア
ンプＳＡのデータがスタティックメモリセルＳＭに書き
込まれる。

最後に、第６図を参照してライトサイクルでは常時ロー
レベルであり、同時転送サイクルおよびフードサイクル
の所定のタイミングにてハイレベルとなるメモリゲート
制御信号φＳＲＡＭ生成回路の−ｆｆ’ｌＪを説明する
。

同図に示すφＳＲＡＭ生成回路はＲＡＳ”のネガティブ
エツジを検出する回路ＥＤ−ＤＥＴ、このＥ　Ｄ　−１
）　Ｅ　Ｔ出力とライトパルスＷＥ”を入力するノアゲ
ートＮ　ＯＲ１２段の遅延回路ＤＩ−，、Ｄ５ ６ Ｌ、およびＲＳフリンプフロップから構成され、ノアゲ
ートＮＯＲはライトパルスＷＥ”がローレベルであると
きにＲＡＳ”が立ち下がった場合のみ、ＲＡＳ”のネガ
ティブエツジを通過させる。

そして、このノアゲートＮＯＲの出力は遅延回路ＤＬ、
により所定時間遅延された後、遅延回路ＤＬ、およびＲ
Ｓフリップ７０ツブからなる周知の波形整形回路に入力
されて、所定のパルス幅とされて、Ｑ出力よＩ）φＳＲ
ＡＭが得られる。

（ト）発明の効果 以上述べたように本発明によれば、ＳＲＡＭをデータレ
ジスタとして使用することによって素子数とデータバス
数を低減させることができ、もってチップサイズが減少
すると共に高速アクセスおよび高速サイクルが可能とな
る。

【図面の簡単な説明】

第１図は本発明の実施例の要部回路図、第２図は実施例
の書き込みサイクルのタイミングチャート、第３図は実
施例の読み出しサイクルのタイミングチャート、第４図
はＳＲＡＭからＤＲＡＭへの書き込みを説明するビット
線の等価回路、第５図はＤＲＡＭからのＳＲＡＭへの書
き込みおよび読み出しを説明するピント線の等価回路、
第６図はゲート信号生成回路、第７図は従来のＤＲＡＭ
のブロック図である。

Claims (4)

【特許請求の範囲】
1. （１）マトリクス配列されるワード線とビット線の交点
   にダイナミックメモリセルを配列したＤＲＡＭブロック
   と、対のビット線毎にスタティックメモリセルを配列し
   たＳＲＡＭブロックと、ビット線に挿入されて前記ＤＲ
   ＡＭブロックとＳＲＡＭブロックを分離するゲートから
   構成され、スタティックメモリセルからダイナミックメ
   モリセルへのライト転送はＰ、Ｎ両チャンネルのセンス
   アンプの少なくとも一方の動作を停止して行われること
   を特徴とするＳＲＡＭ内蔵ＤＲＡＭ。
2. （２）センスアンプはＰ、Ｎ両チャンネルが動作される
   ときには、前記スタティックメモリセルのデータを書き
   替える能力を備える請求項１記載のＳＲＡＭ内蔵ＤＲＡ
   Ｍ。
3. （３）ＲＡＳ＾＊のエッジをライトイネーブルによりゲ
   ートする信号に基ずいて前記ゲートが制御される正請求
   項１記載のＳＲＡＭ内蔵ＤＲＡＭ。
4. （４）データ書き込みサイクルにおいて、ロウアドレス
   が待避される請求項１記載のＳＲＡＭ内蔵ＤＲＡＭ。