JPH02148496A - 半導体記憶装置およびそのデータ転送方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびそのデータ転送方法
に関し、さらに特定的には、複数のビット線対がトラン
スファゲートを介して副入出力線対に接続され、この副
入出力線対にはデータを記憶するレジスタが接続されて
いるような半導体記憶装置およびそのレジスタからメモ
リセルへのデータ転送方法に関する。

［従来の技術］ 第１０図は、従来の２ポートメモリ装置の構成を示す部
分回路図であり、１対のビット線に対応した部分を示し
ている。図において、この２ボートメモリ装置は、ラン
ダムアクセスメモリ（ＲＡＭ）部と、シリアルアクセス
メモリ（ＳＡＭ）部とを含み、これら２つのメモリ部は
、トランスファゲート１を介して接続されている。トラ
ンスファゲート１は、トランスファゲート制御信号ＴＧ
によってそのオン・オフが制御される。ＳＡＭ部は、ラ
ッチ機能を有するレジスタ２を備えている。

ＲＡＭ部は、センスアンプ３と、ビット線対ＢＬ。

ＢＬと、ワード線ＷＬと、メモリセル用トランスファゲ
ート４およびメモリセル用キャパシタ５を有したメモリ
セルＭＣと、ビット線プリチャージ用トランジスタ６と
を備えている。センスアンプ３は、センスアンプ活性化
信号ＳＡＥ、ＳＡＥによって活性化され、ビット線対Ｂ
Ｌ、ＢＬ間の微小電位差を増幅・検知する。各メモリセ
ル用トランスファゲート４は、対応するワード線の選択
会非選択によってそのオン・オフが制御される。ビット
線プリチャージ用トランジスタ６は、ビット線プリチャ
ージ信号ＢＬＰが活性化されたときにオンし、ビット線
対ＢＬ、ＢＬをプリチャージ電圧Ｖ［ｉｔでプリチャー
ジする。

次に、第１１図のタイミングチャートを参照して、第１
０図におけるレジスタ２からメモリセルＭＣへのデータ
の転送書込動作を説明する。

まず、時間ｔ１で、トランスファゲート制御信号ＴＧが
“Ｈｏとなり、トランスファゲート１がオンする。これ
によって、レジスタ２に蓄えられているデータがトラン
スファゲート１を介してビット線対ＢＬ、ＢＬに伝送さ
れる。このとき、ＲＡＭ部において、ビット線対ＢＬ、
ＢＬがプリチャージ中であると、レジスタ２中のデータ
が破壊されてしまうので、トランスファゲート制御信号
ＴＧは、ビット線プリチャージ信号ＢＬＰが“Ｌ“レベ
ルになってビット線対ＢＬ、ＢＬを互いに独立させた後
に“Ｈ″レベルなるようにされている。

ビット線対ＢＬ、ＢＬにレジスタ２のデータが伝送させ
られた後、時間ｔ２でワード線ＷＬの電位を立上げ、メ
モリセル用トランスファゲート４をオンする。その後、
時間ｔ３でセンスアンプ活性化信号ＳＡＥ、ＳＡＥをそ
れぞれ″Ｈルベル。

“Ｌ”レベルにして、センスアンプ３を活性化し、メモ
リセルＭＣにビット線対ＢＬあるいは百１゛上に伝送さ
れたデータすなわちレジスタ２に蓄積されたデータを書
込む。

上記に示したもののように、各ビット線対に対して１対
のトランスファゲート１を介して１つのレジスタ２に接
続された半導体記憶装置では、上述の転送方法により、
レジスタ２からメモリセルＭＣへのデータ転送を実行す
ることができる。

ところで、第１０図に示す半導体記憶装置では、１組の
ビット線対ＢＬ、ＢＬに接続されるメモリセルＭＣの数
が多いことから、各ビット線の寄生容量が大きくなり、
続出誤差が多くなるという問題があった。

そこで、１組のビット線対を複数組のビット線対に分割
し、分割された各ビット線対をトランスファゲートを介
して１組の副入出力線対に接続し、この副入出力線対を
介してデータレジスタとのデータ転送を行なうことによ
り、各ビット線対の寄生容量を少なくして読出誤差を少
なくすることが考えられる。そのような考えに基づいて
構成される半導体記憶装置の一例を推測すると、第１２
図に示すようなものが考えられる。

第１２図に示した半導体記憶装置では、２組のビット線
対ＢＬ、、百ＩＴおよびＢＬ２．百Ｔ７に対して、１つ
のレジスタ２を対応させたものである（１つのレジスタ
に対して３以上のビット線対を対応させたものであって
もよい）。各ビット線対ＢＬ＋　、ＢＬ＋およびＢＬ２
．ＢＬ２には、それぞれセンスアンプ３□および３２が
接続され、これらセンスアンプ３．および３２は共通の
センスアンプ活性化信号ＳＡＥおよびＳＡＥによって活
性化される。また、ビット線対ＢＬ、、百１己−はトラ
ンスファゲート７１を介して副入出力線対ｓ　ｕｂ　−
１１０，ｓ　ｕｂ　＊　Ｉｌｏに接続され、ビット線対
ＢＬ２．ＢＬ２はトランスファゲート７２を介して副成
出力線対５ｕｂ−１１０，ｓｕｂ・Ｉｌｏに接続される
。副成出力線対５ｕｂｅ１１０、　　ｓ　ｕｂ　・Ｉｌ
ｏは、トランスファゲート１を介してレジスタ２と接続
される。レジスタ２は、夏１０トランスファゲート８を
介して入出力線対Ｉ１０．Ｉ１０と接続される。Ｉ１０
トランスファゲート８は、図示しないコラムデコーダか
らの出力信号Ｙｉによってそのオン・オフが制御される
。

上記のような構成において、第１２図の半導体記憶装置
は、センスアンプコネクト信号５ＡＣＩ。

５ＡＣ２でトランスファゲート７Ｉおよび７□を選択的
にオンすることにより、２組のビット線対のうちの１組
と副成出力線対ｓｕｂ・Ｉｌｏ、５ｕｂ−Ｉｌｏとを接
続し、所望のビット線対の一方のビット線に接続される
メモリセルヘレジスタ２のデータを転送するようになっ
ている。

［発明が解決しようとする課題］ ところで、第１２図に示した半導体記憶装置では、レジ
スタ２から複数のビット線対ＢＬ、、Ｂ「およびＢＬ２
．ＢＬ、中の成るビット線対の一方のビット線対に接続
されるメモリセルＭＣにデータを転送する場合、データ
転送を行なわない非選択のビット線対のビット線に接続
されるメモリセルに記憶されているデータが破壊、つま
り記憶されていたデータとは逆のデータが記憶されてし
まう可能性があった。これについて第１３図のタイミン
グチャートを参照して説明する。

ここでは、−例として、ビット線対ＢＬ、、ＢＬ、のう
ちビット線ＢＬ、に接続され、ワード線ＷＬ、によって
選択されるメモリセルＭＣにレジスタ２のデータを転送
する場合を考えてみる。なお、初期状態においては、レ
ジスタ２に蓄積されたデータにより副成出力線対ｓｕｂ
・Ｉｌｏ、５ｕｂ１１Ｉ１０は各々“Ｈ＃レベル　１１
　Ｌ　＃　レベルとされており、ワード線ＷＬ、によっ
て選択されるメモリセルのうちビット線対ＢＬ、、ＢＬ
、にそれぞれ接続されるメモリセルＭＣ，、、ＭＣ。

２には“Ｌ”レベルのデータが、ビット線対ＢＬ２、Ｂ
Ｌ２にそれぞれ接続されるメモリセルＭＣ２１１Ｍ　Ｃ
２□にも“Ｌ°レベルのデータが記憶されているものと
する。

まず、時間ｔ１でコラムアドレスストローブ信号ＣＡＳ
が立下がると、副成出力線対対ｓｕｂ・Ｉｌｏ、ｓｕｂ
・Ｉｌｏとビット線対ＢＬ、、ＢＬ１を接続するため、
時間ｔ２でセンスアンプコネクト信号５ＡＣ１が立上が
る。これにより、１対のトランスファゲート７、がオン
し、ビット線対ＢＬ、、ＢＬ、にレジスタ２のデータが
伝えられる。なお、副入出力線対ｓｕｂ・Ｉｌｏ、５ｕ
ｂ−１１０に接続するビット線対の選択はビット線対を
選択するためのコラムアドレスの情報により行なってい
るため、コラムアドレスストローブ信号ＣＡＳ後に選択
されるべきビット線対ＢＬ、。

「１１に対応したセンスアンプコネクト信号５ＡＣ１が
立上がっている。

その後、時間ｔ３でワード線ＷＬ、の電位が立上がり、
ワード線ＷＬ、に接続されたメモリセルＭＣ１１、ＭＣ
２、のデータがビット線対ＢＬ。

およびＢＬ２に読出される。ここで、ビット線対ＢＬ、
、ＢＬ、では、メモリセルＭＣ，、のデータに基づくよ
りもレジスタ２に基づく電流駆動能力の方が大きいため
、レジスタ２のデータがそのまま維持される。なお、ワ
ード線ＷＬ、の電位の立上げ後、ビット線対のフローテ
ィング状態をなるべく短くとる（つまり、センス開始ま
での時間ｔ３〜ｔ４を短くとる）ため、センスアンプコ
ネクト信号５ＡＣ１の立上がり後、ワード線ＷＬ。

の電位を立上げている。その後、時間ｔ４でセンスアン
プ活性化信号ＳＡＥ、ＳＡＥがそれぞれ“Ｈ”レベル　
ＩＩＬ″レベルとなる。応じて、センスアンプ３．およ
び３□が活性化され、それぞれ、ビット線対ＢＬ、、Ｂ
Ｌ、およびＢＬ、、ＢＬ２の電位差を増幅・検知する。

ところで、時間ｔ２でレジスタ２のデータが選択された
ビット線対ＢＬ、、ＢＬ、に伝達されると、センスアン
プ３．を構成するトランジスタの容量結合により、セン
スアンプ活性化信号ＳＡＥ。

ＳＡ百に雑音が混入する。この雑音により、時間ｔ２〜
ｔ３の間に、センスアンプ活性化信号ＳＡＥ、ＳＡＥが
センスアンプを活性化させ得るまで変動してしまうと、
センスアンプ３□が活性化され、ビット線対ＢＬ２．Ｂ
Ｌ２の電位差を増幅する。このとき、ビット線対ＢＬ２
には未だメモリセルＭＣ２，のデータが読出されておら
ず、いずれもプリチャージ電圧ＶＢＬに保たれており、
両者には電位差は存在しないはずである。しかし、ビッ
ト線の寄生容量に起因するビット線間の電位のアンバラ
ンスやセンスアンプ３□に内在する増幅感度の非対称性
が存在すると、センスアンプ３２は不所望にビット線対
ＢＬ２．ＢＬ２の電位差を増幅することになる。もし、
センスアンプ３２によって増幅されたビット線対ＢＬ２
．ＢＬ２の電位差が、ワード線ＷＬ、によって選択され
たメモリセルＭＣ２，の読出データによる電位差と相反
する場合は、当該選択されたメモリセルのデータが反転
すなわち破壊されてしまうことになる。

このように、第１２図の半導体記憶装置では、選択され
ていないすなわちデータ転送がマスクされたビット線対
に属するメモリセルのデータが不所望に破壊されてしま
うという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、レジスタからメモリセルにデータを転送す
る際、転送データによるビット線対の電位差の変動が、
非選択のビット線対のセンスアンプに影響を及ぼさない
ような半導体記憶装置を提供することを目的とする。

この発明の他の目的は、上記のような半導体記憶装置に
おいて、データ転送がマスクされたビット線対に属する
メモリセルのデータが不所望に破壊されてしまうことな
く、レジスタから選択されたメモリセルにデータの転送
が行なえるようなデータ転送方法を提供することである
。

［課題を解決するための手段］ この発明の請求項１にかかる半導体記憶装置は、複数の
ビット線対と各ビット線と直交して配置される複数のワ
ード線と各ビット線と各ワード線との交点に配置される
複数のメモリセルとを有するメモリセルアレイ、各ビッ
ト線対の各々に設けられ当該ビット線対に現われる電位
差を増幅する複数のセンスアンプ、各ビット線対は所定
個数ごとにグループ分けされており各ビット線対グルー
プの各々に対して１組ずつ設けられる複数の割入出力線
対、各ビット線対グループに含まれる複数のビット線対
と対応の割入出力線対とを個別に接続する複数のビット
線対接続用トランスファゲート、各割入出力線対の各々
に設けられ対応の割入出力線対にそれぞれ接続される複
数のレジスタ、アドレス情報と動作規定信号とに基づい
て複数のセンスアンプの活性化と複数のビット線対接続
用トランスファゲートの開閉と複数のデータ転送用トラ
ンスファゲートの開閉とを制御するための制御手段、お
よび制御手段から出力される複数のセンスアンプ活性化
信号をそれぞれ個別に各センスアンプに印加しそれによ
って各センスアンプがそれぞれ独立的に活性化されるよ
うにする複数のセンスアンプ活性化信号印加手段を備え
ている。

この発明の請求項２にかかる半導体記憶装置のデータ転
送方法は、請求項１にかかる半導体記憶装置において、
レジスタに記憶されたデータを選択されたビット線対の
選択されたメモリセルに転送するための方法であって、
選択されたビット線対に対応するビット線対接続用トラ
ンスファゲートを開成して当該選択されたビット線対と
割入出力線対とを接続するステップと、ワード線を選択
して駆動するステップと、選択されたビット線対に接続
されたセンスアンプと選択されなかったビット線対に接
続されたセンスアンプとを独立的に活性化するステップ
とを備えている。

この発明の請求項３にかかる半導体記憶装置のデータ転
送方法は、請求項１にかかる半導体記憶装置において、
レジスタに記憶されたデータを選択されたビット線対の
選択されたメモリセルに転送するための方法であって、
ワード線を選択して駆動するステップと、各センスアン
プを活性化するステップと、選択されたビット線対に対
応するセンスアンプの活性化を停止するとともに選択さ
れたビット線対に対応するビット線対接続用トランスフ
ァゲートを開成して当該選択されたビット線対と割入出
力線対とを接続するステップと、活性化の停止されたセ
ンスアンプを所定時間後再び活性化するステップとを備
えている。

［作用］ この発明の請求項１にかかる半導体記憶装置においては
、制御手段から各センスアンプに対して独立したセンス
アンプ活性化信号が出力され、これら複数のセンスアン
プ活性化信号を複数のセンスアンプ活性化信号印加手段
により各センスアンプに個別的に印加することにより、
選択されたビット線対にレジスタのデータが転送されて
もそのビット線対に生じる電位差が他の非選択のビット
線対のセンスアンプに影響を与えることがない。

この発明の請求項２にかかる半導体記憶装置のデータ転
送方法においては、まずレジスタに記憶されたデータを
選択されたビット線対に転送してからワード線を駆動し
てメモリセルのデータを読出し、その後に各センスアン
プを活性化するようにしている。

この発明の請求項３にかかる半導体記憶装置のデータ転
送方法においては、ワード線の駆動によってメモリセル
のデータを読出した後、センスアンプを活性化し、その
後にレジスタのデータを選択されたビット線対に転送す
るようにしている。

ただし、レジスタから選択されたビット線対にデータを
転送している間は、当該選択されたビット線対に対応す
るセンスアンプの活性化を停止し、それによってレジス
タのデータが破壊されるのを防いでいる。

［実施例］ 第１図はこの発明の第１の実施例の要部を示す回路図で
ある。この第１図では、センスアンプ３１．および３２
が、それぞれ独立的に駆動される。

すなわち、センスアンプ３．はセンスアンプ活性化信号
５ＡＥＩ、５ＡＥＩによって活性化され、センスアンプ
３□はセンスアンプ活性化信号５ＡＥ２，５ＡＥ２によ
って活性化される。その他の点は、第１２図に示す従来
の半導体記憶装置の構成と同様であり、相当する部分に
は同一の参照番号を付し、その説明を省略する。

第２図は、第１図に示す実施例の全体構成を示すブロッ
ク図である。なお、この第２図は、−例として、８つの
アドレス人力Ａ。〜Ａ、を持つ６４にビットの半導体記
憶装置を示している。図において、メモリセルアレイ１
１．センスアンプ群１２、ビット線・割入出力線対接続
コントロール群１４およびコラムデコーダ群１５は、第
１図に示す回路に対応している。第１図の下部に第２図
との対応関係を示しておく。なお、第１図では、１組の
割入出力線対ｓｕｂ・Ｉｌｏ、ｓｕｂ・丁１０に関連す
る回路のみを示しているが、実際の回路では同様の回路
が複数組存在し、第２図に示すように群を構成している
。ＲＡＳバッファ１６は、外部から与えられるロウアド
レスストローブ信号ＲＡＳに応答して、信号「百を出力
し、ロウアドレスバッファ１７．レジスタ転送モード制
御回路１８およびタイミング信号発生回路１９に入力す
る。ＣＡＳバッファ２０は、外部から与えられるコラム
アドレスストローブ信号ＣＡＳに応答して、信号σ「を
出力し、コラムアドレスバッファ２１．レジスタ転送モ
ード制御回路１８およびタイミング信号発生回路１９に
入力する。アドレス信号Ａ０〜Ａ７は、信号ＲＢおよび
信号ＣＢにより、ロウアドレスバッファ１７およびコラ
ムアドレスバッファ２１において、ロウアドレス信号Ｘ
ｉおよびコラムアドレス信号Ｙｉに分割され、それぞれ
ロウデコーダ群２１およびコラムデコーダ群１５に与え
られる。これによって、メモリセルアレイ１１における
行と列の選択が行なわれる。

リードライトバッファ２３は、外部から与えられるリー
ドライトストローブ信号Ｒ／Ｗに応答して、信号ＲＷＢ
を出力し、入力バッファ２４．出力バツフア２５および
レジスタ転送モード制御回路１８に入力する。この信号
ＲＷＢによって各回路はデータの読出モードと書込モー
ドの切換を行なう。

外部から与えられるモードセレクト信号ＭＳは、通常の
データの読出／書込モードと、レジスタ群１４のデータ
をメモリセルへ転送するレジスタ転送モードとの切換を
規定するための信号であり、レジスタ転送モード制御回
路１８に与えられる。

レジスタ転送モード制御回路１８は、信号ＲＢ。

ＣＢ、ＲＷＢおよびＭＳの入力波形タイミングにより、
レジスタ転送モードか一般的な読出／書込モードかの選
択を行なう信号ＷＢを発生する回路である。タイミング
信号発生回路１９は、信号Ｒ丁、τ百、コラムアドレス
信号の１つＹ＾および信号ＷＢを受け、センスアンプ活
性化信号５ＡＥ１．５ＡＥＩおよび５ＡＥ２，５ＡＥ２
と、センスアンプコネクト信号５ＡＣＩ、５ＡＣ２と、
ロウアドレス信号Ｘｉにより選択されたワード線を駆動
するクロック信号ＷＤとを発生する回路である。なお、
クロック信号ＷＤはワードドライバ群２６に与えられる
。

次に、第３図のタイミングチャートを参照して、第１図
および第２図に示す第１の実施例の動作を説明する。こ
こでは、−例として、レジスタ２に蓄積されたデータを
、ワード線ＷＬ、によって選択されかつビット線対ＢＬ
、に接続されるメモリセルＭＣに転送する場合を考えて
みる。なお、初期状態においては、レジスタ２のデータ
により、割入出力線対ｓ　ｕｂ−１１０，ｓ　ｕｂ　・
Ｉｌｏは各々“Ｈ”レベル、　′Ｌ“レベルとなってお
り、ワード線ＷＬ、によって選択されるメモリセルＭＣ
＋　＋　、ＭＣ２＋ともに“Ｌ°レベルのデータが記憶
されているものとする。

まず、時間ｔ１でコラムアドレスストローブ信号σＸ１
−が立下がり、ＣＡＳバッファ２０は信号ＣＢを出力す
る。この信号ＣＢに応答して、タイミング信号発生回路
１９は時間ｔ２でセンスアンプコネクト信号を立上げる
。このとき、タイミング信号発生回路１９はコラムアド
レスバッファ２１からのビット線対ＢＬ、、ＢＬ、を選
択するためのコラムアドレス信号Ｙ＾に基づき、センス
アンプコネクト信号５ＡＣ１だけを立上げる。これによ
って、トランスファゲート７、がオンし、割入出力線対
ｓ　ｕｂ−１１０，ｓ　ｕｂ　＊　Ｉｌｏとビット線対
ＢＬ、、ＢＬ、とが接続される。したがって、ビット線
対ＢＬ、、ＢＬ、にレジスタ２のデータが伝えられる。

その後、時間ｔ３でタイミング信号発生回路１９はクロ
ック信号ＷＤを発生し、ワードドライバ群２６に与える
。ワードドライバ群２６は、このときロウアドレスバッ
ファ１７からのロウアドレス信号Ｘｉに基づきロウデコ
ーダ群２２によって選択されているワード線ＷＬ、の電
位を立上げる。したがって、ワード１ｉＷＬ、によって
選択されたメモリセルＭＣ，、、ＭＣ２、のデータがビ
ット線対ＢＬ、およびＢＬ２に読出される。

ここで、第１２図および第１３図に示した転送方法では
、センスアンプコネクト信号５ＡＣＩが立上がり、ビッ
ト線対ＢＬ、、ＢＬ、にレジスタ２のデータが伝達され
ると、センスアンプ３．のトランジスタのカップリング
作用により、非選択ビット線対ＢＬ２．ＢＬ２のセンス
アンプ活性化信号まで影響を及ぼし、非選択メモリセル
の記憶データが破壊された。これに対し、第１図および
第２図の実施例では、選択ビット線対ＢＬ、、ＢＬ、の
センスアンプ３．と非選択ビット線対ＢＬ２、ＢＬ２の
センスアンプ３□とが別々の活性化信号５ＡＥＩ、５Ａ
ＥＩおよび５ＡＥ２．丁τＩ丁によって駆動されるため
、たとえビット線対ＢＬ、、ＢＬ、にレジスタ２のデー
タが伝達されても、センスアンプ活性化信号５ＡＥ２，
５ＡＥ２には影響を及ぼさない。したがって、時間ｔ４
でセンスアンプ活性化信号５ＡＥＩ、５ＡＥＩおよび５
ＡＥ２．８ＡＥ２が活性化されたとき、確実にセンスア
ンプ３１はレジスタ２のデータを検出し、センスアンプ
３□はメモリセルＭＣ２１の読出データを検出する。な
お、非選択ビット線対ＢＬ２１　　Ｂ　Ｌ　２はセンス
アンプ３２の活性化により、リフレッシュされる。

第４図は、第２図に示すタイミング信号発生回路１９の
構成の一例を示す回路図である。以下、この第４図を参
照して、タイミング信号発生回路１９の詳細について説
明する。ここで、レジスタ２のデータをメモリセルに転
送する場合のため、信号ＷＢが“Ｈ”状態になっている
とする（“Ｌ″状態は一般的な読出／書込モードである
）。信号ＷＢが“Ｈ”により、ＣＭＯＳスイッチ３０は
オフし、ＣＭＯＳスイッチ３１はオンしている。

そのため、ノードＮ１には、遅延回路Ｄ２を介して信号
ＣＢが選択され、送られる。これにより、ワード線の電
位の立上げのためのクロック信号となる信号ＷＤは、コ
ラムアドレスストローブ信号ＣＡＳの立下がり後、遅延
回路２および８の遅延時間だけ遅れたタイミング（第３
図の時間ｔ３）で立上がる。また、ノードＮ１における
信号が遅延回路Ｄ３．インバータ■１および遅延回路Ｄ
４を経ることにより、センスアンプ活性化信号５ＡＥ１
が作られる。また、ノードＮｌにおける信号が遅延回路
Ｄ３およびＤ５を経ることにより、センスアンプ活性化
信号５ＡＥ１が作られる。センスアンプコネクト信号５
ＡＣ１は、ノードＮ１における信号を遅延回路Ｄ６で遅
延した信号とコラムアドレス信号の１つＹＡの反転信号
とをＮＯＲゲートＧ１でＮＯＲをとり、このＮＯＲゲー
トＧｌの出力を遅延回路Ｄ７で遅延することにより、発
生される。なお、点線で囲んだ回路Ａ１と同じ回路Ａ２
が設けられており、この回路Ａ２からはセンスアンプ活
性化信号５ＡＥ２，５ＡＥ２およびセンスアンプコネク
ト信号５ＡＣ２が発生される。この回路Ａ２には、コラ
ムアドレス信号の１つＹ、がインバータＩ２によって反
転されて入力される。したがって、ＹＡがたとえば“Ｈ
″の場合には、センスアンプコネクト信号５ＡＣ１が“
Ｈ″に立上がり、５ＡＣ２は“Ｌ゛のままである（第３
図の時間ｔ２）。なお、第３図のように、コラムアドレ
スストローブ信号σＡＳの立下がり後、ワード線ＷＬ、
の電位が立上がり、その後センスアンプコネクト信号Ｓ
ＡＣ１が立上がり、続いてセンスアンプ活性化信号５Ａ
ＥＩ、５ＡＥＩおよび５ＡＥ２，５ＡＥ２が活性化され
るというタイミングは、第４図の回路中の各遅延回路の
遅延時間を適当に選ぶことによって達成される。

次に、この発明の第２の実施例について説明する。まず
、この第２の実施例の要部は、第１図に示す回路と同一
の構成である。すなちわ、この第２の実施例においても
、前述した第１の実施例（第１図〜第４図）と同様に、
分割された各ビット線対のセンスアンプはそれぞれ独立
のセンスアンプ活性化信号によって駆動される。しかし
、この第２の実施例では、第１の実施例とは異なったタ
イミングで第１図の要部回路を動作させている。

そのため、異なった動作タイミングを作り出すための変
更が要部回路の周辺回路において第５図に示すように加
えられている。

第５図は、上記第２の実施例の全体構成を示すブロック
図である。この第５図の半導体記憶装置では、ＲＡＳバ
ッファ１６の出力信号■は遅延回路ＤＯを通ってワード
線電位を立上げるためのクロック信号ＷＤとなり、ワー
ドドライバ群２６に与えられる。また、タイミング信号
発生回路１９０は、ＲＡＳバッファ１６の出力信号「百
と、レジスタ転送モード制御回路２３の出力信号ＷＢと
、コラムアドレス信号Ｙｉの１っＹＡとに基づいて、セ
ンスアンプコネクト信号５ＡＣＩ、５ＡＣ２と、センス
アンプ活性化信号５ＡＥＩ、５ＡＥ１および５ＡＥ２，
５ＡＥ２を発生するよう構成されている。その他の構成
は、第２図の半導体記憶装置と同じであり、相当する部
分には同一の参照番号を付し、その説明を省略する。

次に、第６図のタイミングチャートを参照して、第２の
実施例（第２図および第５図）の動作を説明する。ここ
では、前述した第１の実施例（第１図〜第４図）と同様
に、レジスタ２に蓄積されたデータを、ワード線ＷＬ、
によって選択され、かつビット線対ＢＬ、、ＢＬ、に属
するメモリセルＭＣに転送する場合を考えてみる。なお
、初期状態においては、レジスタ２のデータにより、副
入出力線対ｓ　ｕｂ　＊　Ｉｌｏ、ｓ　ｕｂ　＊　Ｉｌ
ｏは各々“Ｈ＃レベル　Ｉｌｌ、”レベルとなっており
、ワード線ＷＬ、によって選択されるメモリセルのうち
ビット線対ＢＬ、、ＢＬ、に属するメモリセルには“Ｌ
“のデータが、ビット線対ＢＬ２．ＢＬ２に属するメモ
リセルにも“Ｌ″のデータが記憶されているものとする
。

まず、ロウアドレスストローブ信号ＲＡＳの立下がり後
、時間ｔ１で遅延回路ＤＯの出力信号ＷＤが活性化され
、ワードドライバ群２６はワード線ＷＬ、の電位を立上
げる。次に、時間ｔ２で、タイミング信号発生回路１９
０は、センスアンプ活性化信号５ＡＥ１．５ＡＥＩ、５
ＡＥ２，５ＡＥ２を、それぞれ、“Ｈ″　　“Ｌｏ　　
Ｈ““Ｌ″レベルし、センスアンプ３．および３２を活
性化する。そのため、ワード線ＷＬ、にょって選択され
たメモリセルＭＣ内のデータが一旦増幅される。次に、
コラムアドレスストローブ信号ＣＡＳの立下がった後、
タイミング信号発生回路１９０は、コラムアドレスバッ
ファ２１から与えられるコラムアドレス情報Ｙ＾に基づ
いて、センスアンプコネクト信号５ＡＣ１を立上げ、割
入出力線対ｓ　ｕｂ　・Ｉｌｏ、　　ｓ　ｕｂ　＊　Ｉ
ｌｏに接続されるビット線対として、ビット線対ＢＬ、
、ＢＬ、を選択する（時間ｔ３）。このとき、タイミン
グ信号発生回路１９０は、選択されたビット線対ＢＬ、
、ＢＬ、のセンスアンプ活性化信号５ＡＥ１．５ＡＥＩ
をフローティング状態もしくは中間レベルにし、それに
よってセンスアンプ３．の活性化を停止する。そのため
、ビット線対ＢＬ、。

ＢＬ、にはレジスタ２のデータが載せられる。センスア
ンプ３Ｉの停止期間ｔ３〜ｔ４はビット線対ＢＬ、、Ｂ
Ｌ、のデータがメモリセルＭＣのデータからレジスタ２
のデータに入替わるまでとする。その後、再びセンスア
ンプ３．を活性化し、レジスタ２のデータを増幅する。

非選択ビット線対ＢＬ２．ＢＬ２については、センスア
ンプ３２はそのままの状態を維持し、メモリセルＭＣの
データをそのまま保持する。

第７図は、第５図に示すタイミング信号発生回路１９０
の構成の一例を示す回路図である。以下、この第７図を
参照して、タイミング信号発生回路１９０の詳細につい
て説明する。信号ＲＢは、遅延回路りりを介して回路Ｂ
１およびＢ２に与えられる。これら２つの回路Ｂ１およ
びＢ２は、同一の構成を有している。回路Ｂ１において
は、遅延回路Ｄ９の出力を遅延回路Ｄ１０で遅延させた
信号と信号ＷＢ、’　とのＮＯＲをＮＯＲゲートＧ２で
とり、このＮＯＲゲートＧ２の出力を遅延回路Ｄ１１で
遅延することによりセンスアンプ活性化信号５ＡＥＩ　
（回路Ｂ２では５ＡＥ２）を発生するようにしている。

また、ＮＯＲゲートＧ２の出力を遅延回路Ｄ１２で遅延
することによりセンスアンプ活性化信号５ＡＥＩ　（回
路Ｂ２では５ＡＥ２）を発生するようにしている。ここ
で、信号ＷＢ、／が′Ｈ′となる期間、センスアンプ活
性化信号５ＡＥＩ、５ＡＥＩはフローティング状態とな
る（第６図中の時間ｔ３〜ｔ４の間）。この信号ＷＢ、
’の立上がり時間は、信号ＷＢが“Ｈ″でコラムアドレ
ス信号ＹＡが“Ｈ″の状態の場合、信号ＲＢの立下がり
（つまりロウアドレスストローブ信号ττ１の立下がり
＋ＲＡＳバッファ１６の遅延時間）から遅延回路Ｄ９．
Ｄ１３とゲート３段分（ＮＯＲゲートＧ３．Ｇ５および
ＮＡＮＤゲートＧ４）の遅延時間で決まる。また、立下
がり時間は遅延回路Ｄ９．Ｄ１３．Ｄ１４とゲート２段
分（インバータ■３およびＮＯＲゲートＧ５）の遅延時
間で決まる。したがって、センスアンプ活性化信号５Ａ
ＥＩ、５ＡＥＩのフローティング状態の期間（信号ＷＢ
、’が“Ｈ”状態の期間）は遅延回路Ｄ１４により調整
することができる。

ここで、回路Ｂ２が発生するセンスアンプ活性化信号５
ＡＥ２，５ＡＥ２は、回路Ｂ２中の信号ＷＢ２　　　（
図示していないが回路Ｂ、における信号ＷＢ、’に対応
）が常に“Ｌ”状態のため、フローティング状態とはな
らない。なお、コラムアドレス信号Ｙ＾が“Ｌ”の場合
は、上述の逆となる。

なぜならば、回路Ｂ２にはコラムアドレス信号Ｙ、の反
転信号が入力されているからである。センスアンプコネ
クト信号５ＡＣ１は、遅延回路Ｄ９゜Ｂ１３を経た信号
ＲＢと、コラムアドレス信号Ｙ、の反転信号とのＮＯＲ
をＮＯＲゲートＧ３でとり、このＮＯＲゲートＧ３の出
力を遅延回路Ｄ１５で遅延させることにより発生するよ
うにしている。回路Ｂ２においても同じである。

第８図は、この発明の第３の実施例の要部を示す回路図
である。この第３の実施例では、１つのセンスアンプの
両側にビット線対がトランスファゲートを介して接続さ
れ、これが交互に配置され、１つの割入出力線対５ｕｂ
−Ｉ１０．ｓｕｂ　ｅ　Ｉｌｏの間に２列に配置されて
いる。たとえば、センスアンプ３＋（ｎ）の両側には、
ビット線対ＢＬ＋　　（ｎ　　１）β、ＢＬ＋　　（ｎ
　　１）βおよびＢＬ＋　　（ｎ）β、ＢＬ、（ｎ）β
が、それぞれ、トランスファゲートＴ（ｎ−１）βおよ
びＴ（ｎ）βを介して接続されている。また、ブロック
（ｎ）・についてみれば、割入出力線対５ｕｂ１１０゜
５ｕｂ−１１０の間には、２組のビット線対ＢＬ（ｎ）
β、ＢＬ、（ｎ）βおよびＢＬ２　　（ｎ）β、ＢＬ２
　（ｎ）βが、あるいは２組のビット線対ＢＬ、（ｎ）
ａ、百り、（ｎ）ａおよびＢＬ２（ｎ）α、ＢＬ２　（
ｎ）αが配置されており、これらビット線対と複数本の
ワード線ＷＬ　（図面上では１本しか示されていない）
とメモリセル（図示せず）とによってメモリセルアレイ
１１（ｎ）を形成している。他のブロックについても同
様である。各トランスファゲートＴ　（ｎ−１）β、Ｔ
（ｎ）β、Ｔ　（ｎ）ａおよびＴ　（ｎ＋１）ａは、そ
れぞれ、ビット線遮断信号ＢＬＩ　　（ｎ−１）β。

ＢＬＩ（ｎ）β＊　Ｂ　Ｌ　Ｉ　（ｎ　）　αおよびＢ
ＬＩ（ｎ＋１）αによって、そのオン・オフが制御され
る。また、割入出力線対ｓｕｂ・Ｉｌｏ、５ｕｂ−１１
０は、トランスフアゲ−）７．（ｎ）。

７□　（ｎ）、７＋　　（ｎ＋１）および７□　（ｎ　
＋１）を介して、それぞれビット線対（ＢＬ＋　　（ｎ
　　１）β、ＢＬ、（ｎ−１）β１．　　（ＢＬ２　　
（ｎ　　１）β、ＢＬ２　（ｎ−１）ａｌ　　（ＢＬ＋
　　（ｎ）ａ、ＢＬ＋　　（ｎ）ａｌおよび（ＢＬ２　
　（ｎ）ａ、ＢＬ２（ｎ）α）　と接続される。これら
トランスファゲート７＋　　（ｎ）、７２　　（ｎ）、
７＋　　（ｎ＋１）および７２　　（ｎ＋１）は、それ
ぞれ、センスアンプコネクト信号５ＡＣＩ　（ｎ）、５
ＡＣ２（ｎ）。

５ＡＣＩ　（ｎ＋１）および５ＡＣ２（ｎ＋１）によっ
て、そのオン・オフが制御される。また、センスアンプ
３＋（ｎ）はセンスアンプ活性化信号５ＡＥＩ　（ｎ）
、５ＡＥＩ　（ｎ）によって、センスアンプ３□　（ｎ
）はセンスアンプ活性化信号５ＡＥ２　（ｎ）、５ＡＥ
２　（ｎ）によって、センスアンプ３　＋　　（ｎ　＋
１　）はセンスアンプ活性化信号５ＡＥＩ　（ｎ＋１）
、５ＡＥＩ　（ｎ＋１）によって、センスアンプ３□　
（ｎ　＋　１）はセンスアンプ活性化信号５ＡＥ２　（
ｎ＋１）、５ＡＥ２　（ｎ＋１）によって、それぞれ活
性化される。また、割入出力線対５ｕｂ−１１０，５ｕ
ｂ−１１０は、トランスファゲート１を介してレジスタ
２に接続される。

第８図の下部に示されるごとく、この半導体記憶装置は
、複数のブロック・・・　（ｎ−１）、　　（ｎ）（ｎ
＋１）、・・・を有しており、各ブロックは同一の回路
構成を備えている。そして、データの読出／書込は、各
ブロックのメモリセルアレイ、・・・１１　（ｎ−１）
、１１　（ｎ）、１１　（ｎ＋）、・・・ごとに行なわ
れるよう制御される。

次に、第９図のタイミングチャートを参照して、第８図
の実施例におけるレジスタ２からメモリセルへのデータ
の転送書込動作を説明する。ここでは、−例として、ブ
ロック（ｎ）のビット線対ＢＬ＋（ｎ）β、ＢＬ１　　
（ｎ）βに属するメモリセルにレジスタ２のデータを転
送する場合を考えてみる。なお、初期状態においては、
レジスタ２のデータにより割入出力線対５ｕｂ１１０．
ｓｕｂφ！１０は各々ｊｌ　ＨＩＴ　レベル、“Ｌ”　
レベルとなっており、ビット線対ＢＬ、（ｎ）β、百１
璽−（ｎ）βに属するメモリセルにはすべて′Ｌ＃のデ
ータが記憶されているものとする。

まず、ロウアドレスストローブ信号ＲＡＳが立上がり後
、ロウアドレスの情報により、ブロック（ｎ）が選択さ
れ、時間ｔ１にビット線遮断信号ＢＬ　Ｉ　（ｎ）ａ、
ＢＬ　Ｉ　（ｎ）β以外の信号ＢＬＩ　（ｉ）ａ、ＢＬ
Ｉ　（ｉ）β（ただし、ｉ≠ｎ）を“Ｌ”レベルにする
。その後、時間ｔ２にブロック（ｎ）中の成るワード線
ＷＬの電位が立上がる。次に、ブロック（ｎ）中にある
ビット線対に接続可能なセンスアンプ３＋　　（ｎ）、
３２　　（ｎ）　。

３＋　　（ｎ＋１）、３□　（ｎ＋１）を活性化するた
めに、時間ｔ３でセンスアンプ活性化信号（ＳＡＥｌ　
（ｎ）、５ＡＥ２　（ｎ）、５ＡＥＩ　（ｎ＋１）、５
ＡＥ２　（ｎ＋１））、　　（ＳＡＥＩ　（ｎ）、５Ａ
Ｅ２　（ｎ）、５ＡＥＩ　（ｎ＋１）、５ＡＥ２（ｎ＋
１）ｌがそれぞれ“Ｈ”レベル、“Ｌ”レベルにされる
。これによって、−旦メモリセル内のデータが増幅・検
知される。このとき、その他のセンスアンプは活性化さ
れない。つまり、その他のセンスアンプ活性化信号は中
間レベルを維持したままであり、ブロックｉ　　（ｆ＝
Ｐｎ）中のビット線対は中間レベルを維持している。そ
の後、コラムアドレスストローブ信号σＡｓが立下がり
、コラムアドレスの情報により、時間ｔ４でセンスアン
プコネクト信号５ＡＣＩ　（ｎ）が立上げられる。これ
によって、割入出力線対ｓｕｂ・■１０゜ｓｕｂ・Ｉｌ
ｏに接続されるビット線対として、ビット線対ＢＬ、（
ｎ）β、ＢＬ、（ｎ）βが選択される。このとき、選択
されたビット線対ＢＬ（ｎ）β、ＢＬ、（ｎ）βのセン
スアンプ活性化信号５ＡＥＩ　（ｎ）、５ＡＥＩ　（ｎ
）のみをフローティング状態もしくは中間レベルにする
ことにより、センスアンプ３＋　　（ｎ）の活性化を停
止し、レジスタ２のデータをビット線対ＢＬ＋（ｎ）β
、ＢＬＩ　　（ｎ）βに載せる。センスアンプ３゜（ｎ
）の停止期間ｔ４〜ｔ５は、ビット線対ＢＬ（ｎ）β、
ＢＬ、（ｎ）β上のデータがメモリセルのデータからレ
ジスタ２のデータに入替わるまでとする。その後、再び
センスアンプ３＋　　（ｎ）を活性化し、レジスタ２の
データを増幅する。

上述のように、第８図に示す実施例では、ビット線対群
を複数個のブロックに分割し、選択されるビット線対を
含むブロック以外のブロックをトランスファゲートによ
り遮断し、選択されたブロック内のビット線対に接続さ
れているセンスアンプを制御することにより、レジスタ
２からメモリセルにデータを転送することができる。そ
の際、各センスアンプはそれぞれ別のセンスアンプ活性
化信号により独立的に駆動されるので、非選択ビット線
対に属するメモリセルのデータが不所望に破壊されるこ
とが防止される。

なお、上述した第３の実施例は、前述の第２の実施例の
転送方法（第６図参照）を応用したものであるが、第１
の実施例の転送方法（第３図参照）を応用しても同様の
効果を奏する。第１の実施例の転送方法を応用した場合
であっても、要部回路は第８図と同様の回路を用いるこ
とができる。

［発明の効果］ 以上のように、この発明によれば、分割された各ビット
線対に付属する各センスアンプをそれぞれ別々のセンス
アンプ活性化信号で独立に駆動するようにしたので、レ
ジスタから選択されたビット線対のメモリセルにデータ
を転送する際に、非選択のビット線対に属するメモリセ
ルのデータが不所望に破壊されるのを防止することがで
きる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例および第２の実施例
の要部を示す回路図である。 第２図は、この発明の第１の実施例の全体構成を示すブ
ロック図である。 第３図は、この発明の第１の実施例の動作を説明するた
めのタイミングチャートである。 第４図は、第２図に示すタイミング信号発生回路１９の
構成の一例を示す回路図である。 第５図は、この発明の第２の実施例の全体構成を示すブ
ロック図である。 第６図は、この発明の第２の実施例の動作を説明するた
めのタイミングチャートである。 第７図は、第５図に示すタイミング信号発生回路１９０
の構成の一例を示す回路図である。 第８図は、この発明の第３の実施例の要部を示す回路図
である。 第９図は、この発明の第３の実施例の動作を説明するた
めのタイミングチャートである。 第１０図は、従来の２ボートメモリ装置の構成を示す回
路図である。 第１１図は、第１０図に示す従来装置の動作を説明する
ためのタイミングチャートである。 第１２図は、従来技術ではないがこの発明の背景として
考えられる半導体記憶装置の一例を示す回路図である。 第１３図は、第１２図に示す半導体記憶装置の動作を説
明するためのタイミングチャートである。 図において、１はトランスファゲート、２はレジスタ、
３．．３□はセンスアンプ、ＭＣはメモリセル、６はビ
ット線プリチャージ用トランジスタ、７１，７□はトラ
ンスファゲート、ＢＬ、。 Ｌ２はワード線、ｓ　ｕｂ　争１１０．ｓ　ｕｂ　・Ｉ
ｌｏは割入出力線対、Ｉｌｏ、Ｉｌｏは入出力線対、５
ＡＣＩ、５ＡＣ２はセンスアンプコネクト信号、５ＡＥ
Ｉ、５ＡＥＩ、５ＡＥ２．５ＡＥ２はセンスアンプ活性
化信号、ＢＬＰはビット線プリチャージ信号、Ｖ［ＩＬ
はビヅトブリチャージ電圧、１１はメモリセルアレイ、
１２はセンスアンプ群、１３はビット線、割入出力線接
続コントロール群、１４はレジスタ郡、１５はコラムデ
コーダ群、１６はＲＡＳバッファ、１７はロウアドレス
バッファ、１８はレジスタ転送モード制御回路、１９は
タイミング信号発生回路、２０はＣＡＳバッファ、２１
はコラムアドレスバッファ、２２はロウデコーダ群、２
３はリードライトバッファ、２４は入力バッファ、２５
は出力バッファ、２６はワードドライバ群、１９０はタ
イミング信号発生回路を示す。

Claims (3)

【特許請求の範囲】
1. （１）複数のビット線対と、前記ビット線と直交して配
   置される複数のワード線と、前記各ビット線と前記各ワ
   ード線との交点に配置される複数のメモリセルとを有す
   るメモリセルアレイ、前記ビット線対の各々に設けられ
   、当該ビット線対に現われる電位差を増幅する複数のセ
   ンスアンプ、 前記各ビット線対は、所定個数ごとにグループ分けされ
   ており、各ビット線対グループの各々に対して１組ずつ
   設けられる複数の副入出力線対、前記各ビット線対グル
   ープに含まれる複数のビット線対と対応の前記副入出力
   線対とを個別に接続する複数のビット線対接続用トラン
   スファゲート、 前記副入出力線対の各々に設けられ、対応の副入出力線
   対にそれぞれ接続される複数のレジスタ、アドレス情報
   と動作規定信号とに基づいて、前記複数のセンスアンプ
   の活性化と、前記複数のビット線対接続用トランスファ
   ゲートの開閉と、前記複数のデータ転送用トランスファ
   ゲートの開閉とを制御するための制御手段、および 前記制御手段から出力される複数のセンスアンプ活性化
   信号をそれぞれ個別に各センスアンプに印加し、それに
   よって各センスアンプがそれぞれ独立的に活性化される
   ようにする複数のセンスアンプ活性化信号印加手段を備
   える、半導体記憶装置。
2. （２）複数のビット線対と、前記ビット線と直交して配
   置される複数のワード線と、前記各ビット線と前記各ワ
   ード線との交点に配置される複数のメモリセルとを有す
   るメモリセルアレイ、前記ビット線対の各々に設けられ
   、当該ビット線対に現われる電位差を増幅する複数のセ
   ンスアンプ、 前記各ビット線対は、所定個数ごとにグループ分けされ
   ており、各ビット線対グループの各々に対して１組ずつ
   設けられる複数の副入出力線対、前記各ビット線対グル
   ープに含まれる複数のビット線対と対応の前記副入出力
   線対とを個別に接続する複数のビット線対接続用トラン
   スファゲート、 前記副入出力線対の各々に設けられ、対応の副入出力線
   対にそれぞれ接続される複数のレジスタ、アドレス情報
   と動作規定信号とに基づいて、前記複数のセンスアンプ
   の活性化と、前記複数のビット線対接続用トランスファ
   ゲートの開閉と、前記複数のデータ転送用トランスファ
   ゲートの開閉とを制御するための制御手段、および 前記制御手段から出力される複数のセンスアンプ活性化
   信号をそれぞれ個別に前記各センスアンプに印加し、そ
   れによって各センスアンプがそれぞれ独立的に活性化さ
   れるようにする複数のセンスアンプ活性化信号印加手段
   を備える半導体記憶装置において、前記レジスタに記憶
   されたデータを選択されたビット線対の選択されたメモ
   リセルに転送するための方法であって、 前記選択されたビット線対に対応する前記ビット線対接
   続用トランスファゲートを開成して、当該選択されたビ
   ット線対と前記副入出力線対とを接続するステップと、 前記ワード線を選択して駆動するステップと、前記選択
   されたビット線対に接続されたセンスアンプと選択され
   なかったビット線対に接続されたセンスアンプとを独立
   的に活性化するステップとを備える、半導体記憶装置の
   データ転送方法。
3. （３）複数のビット線対と、前記ビット線と直交して配
   置される複数のワード線と、前記各ビット線と前記各ワ
   ード線との交点に配置される複数のメモリセルとを有す
   るメモリセルアレイ、前記各ビット線対の各々に設けら
   れ、当該ビット線対に現われる電位差を増幅する複数の
   センスアンプ、 前記各ビット線対は、所定個数ごとにグループ分けされ
   ており、各ビット線対グループの各々に対して１組ずつ
   設けられる複数の副入出力線対、前記各ビット線対グル
   ープに含まれる複数のビット線対と対応の前記副入出力
   線対とを個別に接続する複数のビット線対接続用トラン
   スファゲート、 前記各副入出力線対の各々に設けられ、対応の副入出力
   線対にそれぞれ接続される複数のレジスタ、 アドレス情報と動作規定信号とに基づいて、前記複数の
   センスアンプの活性化と、前記複数のビット線対接続用
   トランスファゲートの開閉と、前記複数のデータ転送用
   トランスファゲートの開閉とを制御するための制御手段
   、および 前記制御手段から出力される複数のセンスアンプ活性化
   信号をそれぞれ個別に前記各センスアンプに印加し、そ
   れによって各センスアンプがそれぞれ独立的に活性化さ
   れるようにする複数のセンスアンプ活性化信号印加手段
   を備える半導体記憶装置において、前記レジスタに記憶
   されたデータを選択されたビット線対の選択されたメモ
   リセルに転送するための方法であって、 前記ワード線を選択して駆動するステップと、前記各セ
   ンスアンプを活性化するステップと、前記選択されたビ
   ット線対に対応する前記センスアンプの活性化を停止す
   るとともに、前記選択されたビット線対に対応する前記
   ビット線対接続用トランスファゲートを開成して当該選
   択されたビット線対と前記副入出力線対とを接続するス
   テップと、 前記活性化の停止されたセンスアンプを所定時間後再び
   活性化するステップとを備える、半導体記憶装置のデー
   タ転送方法。