JPH03135645A - 計算機システムにおけるエラー検出方式 - Google Patents
計算機システムにおけるエラー検出方式Info
- Publication number
- JPH03135645A JPH03135645A JP1273329A JP27332989A JPH03135645A JP H03135645 A JPH03135645 A JP H03135645A JP 1273329 A JP1273329 A JP 1273329A JP 27332989 A JP27332989 A JP 27332989A JP H03135645 A JPH03135645 A JP H03135645A
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- mode signal
- circuit
- bus
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- 238000001514 detection method Methods 0.000 title claims description 7
- 230000001360 synchronised effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 102100036284 Hepcidin Human genes 0.000 description 1
- 101001021253 Homo sapiens Hepcidin Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アクセス・モード信号線を含むバスを持つ計算機システ
ムにおけるエラー検出方式の改良に関し、アクセス・モ
ード信号の正当性を確実にチエツクすることを目的とし
、 アクセス・モード信号線を含むバスを持つ計算機システ
ムにおいて、 バス・マスタがアクセス・モード信号線にアクセス・モ
ード信号を出力し、 バス・サイクルが始まると、アクセスされたスレーブは
、パリテイ・チェックを行うと同時に、受信したアクセ
ス・モード信号線の内容を全ビット反転し、バス・マス
タに送信し、 バス・マスタにおいて、スレーブに送ったアクセス・モ
ード信号と、スレーブから送られてきたアクセス・モー
ド信号とを比較する ことを構成としている。
ムにおけるエラー検出方式の改良に関し、アクセス・モ
ード信号の正当性を確実にチエツクすることを目的とし
、 アクセス・モード信号線を含むバスを持つ計算機システ
ムにおいて、 バス・マスタがアクセス・モード信号線にアクセス・モ
ード信号を出力し、 バス・サイクルが始まると、アクセスされたスレーブは
、パリテイ・チェックを行うと同時に、受信したアクセ
ス・モード信号線の内容を全ビット反転し、バス・マス
タに送信し、 バス・マスタにおいて、スレーブに送ったアクセス・モ
ード信号と、スレーブから送られてきたアクセス・モー
ド信号とを比較する ことを構成としている。
本発明は、アクセス・モード信号線を含むバスを持つ計
算機システムにおけるエラー検出方式の改良に関するも
のである。
算機システムにおけるエラー検出方式の改良に関するも
のである。
アクセス・モード付のバスを持つ計算機システムは従来
より知られている。アクセス・モード付のバスとは、ア
クセス・モード信号線を含んでいる。アクセス・モード
信号は、アクセスの種類を指定するものであり、例えば
、メモリに対するハーフ・ワード・リードか、メモリに
対するバイト・リードか、メモリに対するハーフ・ワー
ド・ライトか、メモリに対するバイト・ライトか、処理
装置に対するレジスタのハーフ・ワード・リードか等を
指定するものである。アクセス・モード信号は、パリテ
ィ・ビットを含んでいる。
より知られている。アクセス・モード付のバスとは、ア
クセス・モード信号線を含んでいる。アクセス・モード
信号は、アクセスの種類を指定するものであり、例えば
、メモリに対するハーフ・ワード・リードか、メモリに
対するバイト・リードか、メモリに対するハーフ・ワー
ド・ライトか、メモリに対するバイト・ライトか、処理
装置に対するレジスタのハーフ・ワード・リードか等を
指定するものである。アクセス・モード信号は、パリテ
ィ・ビットを含んでいる。
従来方式においては、バス・マスタがアクセス・モード
信号を出力すると、スレーブ側でパリテイ・チェックを
行い、エラーが発生しなければ、スレーブ側はアクセス
・モードに従って動作を実行する。
信号を出力すると、スレーブ側でパリテイ・チェックを
行い、エラーが発生しなければ、スレーブ側はアクセス
・モードに従って動作を実行する。
従来方式においては、アクセス・モード信号に例えば２
ビツトが反転する等のパリティ・エラーが発生しない他
のエラーが発生すると、システム・ダウンの原因となる
。即ち、従来方式は、ＲＡＳが低いと言う欠点がある。
ビツトが反転する等のパリティ・エラーが発生しない他
のエラーが発生すると、システム・ダウンの原因となる
。即ち、従来方式は、ＲＡＳが低いと言う欠点がある。
本発明は、この点に鑑みて創作されたものであって、ア
クセス・モード信号の正当性を確実にチエツクすること
を目的としている。
クセス・モード信号の正当性を確実にチエツクすること
を目的としている。
そしてそのため、本発明の計算機システムにおけるエラ
ー検出方式は、 アクセス・モード信号線を含むバスを持つ計算機システ
ムにおいて、 バス・マスタがアクセス・モード信号線にアクセス・モ
ード信号を出力し、 バス・サイクルが始まると、アクセスされたスレーブは
、パリテイ・チェックを行うと同時に、受信したアクセ
ス・モード信号線の内容を全ビット反転し、バス・マス
タに送信し、 バス・マスタにおいて、スレーブに送ったアクセス・モ
ード信号と、スレーブから送られてきたアクセス・モー
ド信号とを比較する ことを特徴とするものである。
ー検出方式は、 アクセス・モード信号線を含むバスを持つ計算機システ
ムにおいて、 バス・マスタがアクセス・モード信号線にアクセス・モ
ード信号を出力し、 バス・サイクルが始まると、アクセスされたスレーブは
、パリテイ・チェックを行うと同時に、受信したアクセ
ス・モード信号線の内容を全ビット反転し、バス・マス
タに送信し、 バス・マスタにおいて、スレーブに送ったアクセス・モ
ード信号と、スレーブから送られてきたアクセス・モー
ド信号とを比較する ことを特徴とするものである。
第１図は本発明のシステム構成の例を示す図である。同
図において、ＢＡＲはバス・アービタ、ＩＰＵｌとＩＰ
Ｕ２は命令演算プロセッサ、ＳＰＵはシステム制御プロ
セッサ、ＳＳは共有メモリ、５Ｐ−Ｂｕｓは同期バスを
それぞれ示している。
図において、ＢＡＲはバス・アービタ、ＩＰＵｌとＩＰ
Ｕ２は命令演算プロセッサ、ＳＰＵはシステム制御プロ
セッサ、ＳＳは共有メモリ、５Ｐ−Ｂｕｓは同期バスを
それぞれ示している。
命令演算プロセッサＩＰＵＩは、命令や演算などを実行
するプロセッサである。命令演算プロセッサＩＰＵ２も
同様である。システム制御プロセッサＳＰＵは、システ
ム全体を制御するプロセッサである。
するプロセッサである。命令演算プロセッサＩＰＵ２も
同様である。システム制御プロセッサＳＰＵは、システ
ム全体を制御するプロセッサである。
これらのプロセッサＩＰＬＩＩ、 ＩＰＵ２．ＳＰＵは
、プロセッサの同期バス５Ｐ−８０３間のインタフェー
ス回路を含んでいる。
、プロセッサの同期バス５Ｐ−８０３間のインタフェー
ス回路を含んでいる。
共有メモリＳＳは、同期バス５Ｐ−Ｂｕｓに接続されて
いる。共有メモリＳＳは、同期バス５Ｐ−ＢＵＳと共有
メモリとのインタフェース回路を含んでいる。バス・ア
ービタＢＡＲは、命令演算プロセッサＩＰＵＩや命令演
算プロセッサＩＰＵ２． システム制御プロセッサＳＰ
Ｕなどに対して、同期バス５Ｐ−Ｂｕｓを専有させる許
可を与える機能を持つ。バス・アービタＢＡＲには、同
期バス５Ｐ−Ｂｕｓのコントロール信号が接続されてい
る。具体的には、ＢＲ，ＢＧ、ＨＤＳ、ＨＤＡＣＫであ
る。同期バス５Ｐ−ＢＬＩＳには、命令演算プロセッサ
ＩＰＵＩや命令演算プロセッサＩＰＵ２．共有メモリＳ
Ｓ、システム制御プロセッサＳＰＵなどが接続される。
いる。共有メモリＳＳは、同期バス５Ｐ−ＢＵＳと共有
メモリとのインタフェース回路を含んでいる。バス・ア
ービタＢＡＲは、命令演算プロセッサＩＰＵＩや命令演
算プロセッサＩＰＵ２． システム制御プロセッサＳＰ
Ｕなどに対して、同期バス５Ｐ−Ｂｕｓを専有させる許
可を与える機能を持つ。バス・アービタＢＡＲには、同
期バス５Ｐ−Ｂｕｓのコントロール信号が接続されてい
る。具体的には、ＢＲ，ＢＧ、ＨＤＳ、ＨＤＡＣＫであ
る。同期バス５Ｐ−ＢＬＩＳには、命令演算プロセッサ
ＩＰＵＩや命令演算プロセッサＩＰＵ２．共有メモリＳ
Ｓ、システム制御プロセッサＳＰＵなどが接続される。
第２図は同期バス５Ｐ−Ｂｕｓにおける信号発生のタイ
ミングの例を示す図である。図示の例は、同期バス５Ｐ
−ＢｔｌＳに接続されているマスクがスレーブをリード
・アクセスした時（例、システム制御プロセッサＳＰＵ
が命令演算プロセッサｒｐｕｉの内部レジスタをリード
する時）のものである。
ミングの例を示す図である。図示の例は、同期バス５Ｐ
−ＢｔｌＳに接続されているマスクがスレーブをリード
・アクセスした時（例、システム制御プロセッサＳＰＵ
が命令演算プロセッサｒｐｕｉの内部レジスタをリード
する時）のものである。
以下に信号について説明する。
ＣＬＫ ：
同期バス５Ｐ−Ｂｕｓの同期クロックである。
ＢＲ：
マスクがバスを獲得するため、アービタに対してドライ
ブするリクエスト信号である。
ブするリクエスト信号である。
ＢＧ：
アービタがリクエストをアサートしたマスクに対して、
バスの専有を許可する信号である。
バスの専有を許可する信号である。
ＨＡＭ：
ＨＡＭＯないしＨＡＭ４およびＨＡＭＰで構成され、バ
ス・サイクルの実行モードを表すものである。マスクが
アサートする。次表にＨＡＭのビット列とアクセスの種
類の対応を示す。
ス・サイクルの実行モードを表すものである。マスクが
アサートする。次表にＨＡＭのビット列とアクセスの種
類の対応を示す。
表
ＨＡＭＩＮＶ：
ＨＡＢにて示されたスレーブがＨＡＭをインバート（ビ
ット反転）してマスクに対してアサートする信号である
。なお、ＲＡＭとＲＡＭ Ｉ Ｎ■は物理的に同一の線
を使用する。
ット反転）してマスクに対してアサートする信号である
。なお、ＲＡＭとＲＡＭ Ｉ Ｎ■は物理的に同一の線
を使用する。
ＨＡＭＩＮＶＳニ
スレーブがマスクより出力されたＲＡＭをインバートし
てマスク側に出力していることを示すタイミング信号で
ある。
てマスク側に出力していることを示すタイミング信号で
ある。
ＨＡＢ ：
マスクがスレーブを指示するアドレスである。
マスクがドライブする。
ＨＡＳ ：
マスクが有効なＨＡＭ、ＨＡＢをドライブしていること
を示すストローブ信号である。
を示すストローブ信号である。
ＨＤＳ ：
リード時ではマスクがデータ（ＨＤＢ）を受信できる状
態にあることを示し、ライト時ではマスクが有効なＨＤ
Ｂをドライブしていることを示す。
態にあることを示し、ライト時ではマスクが有効なＨＤ
Ｂをドライブしていることを示す。
ＨＤＢ ：
マスクとスレーブがデータの遺り取りをする信号である
。
。
ＨＤＡＣＫ ニ
スレーブがマスクに対してアサートする信号で、リード
時は有効なデータをスレーブがドライブしていることを
示し、ライト時はスレーブがデータを受信したことを示
す。
時は有効なデータをスレーブがドライブしていることを
示し、ライト時はスレーブがデータを受信したことを示
す。
また、信号名の横の（）はドライブする側を示し、Ｍは
マスク、Ｓはスレーブ、Ｂはバス・マスタをそれぞれ示
す。
マスク、Ｓはスレーブ、Ｂはバス・マスタをそれぞれ示
す。
第３図は本発明におけるエラー検出機構の例を示すブロ
ック図である。同図において、１はコンベア回路、２は
ＲＡＭドライブ回路、３は反転回路、４はドライバ、５
はレシーバ、６はパリテイ・チェック回路、７は反転回
路、８はレシーバ、９はドライバをそれぞれ示す。
ック図である。同図において、１はコンベア回路、２は
ＲＡＭドライブ回路、３は反転回路、４はドライバ、５
はレシーバ、６はパリテイ・チェック回路、７は反転回
路、８はレシーバ、９はドライバをそれぞれ示す。
マスク側は、ＲＡＭドライブ回路２からアクセス・モー
ド信号を出力する。このアクセス・モード信号は、ドラ
イバ４．ＨＡＭ、 レシーバ８を介してスレーブ側の
パリテイ・チェック回路６および反転回路７に送られる
。もし、パリティ・エラーが検出された場合には、シス
テム・ダウンまたはハード縮退動作をする。スレーブ側
の反転回路７は、受信したアクセス・モード信号を全ビ
ット反転する。反転回路７からの反転アクセス・モード
信号は、ドライバ９．ＨＡＭ、 レシーバ５を介して
マスク側の反転回路３に送られる。反転回路３は、受信
した反転アクセス・モード信号を反転する。反転回路３
からの出力は、コンベア回路に入力される。コンベア回
路１は、マスク側がスレーブ側に送ったアクセス・モー
ド信号と、反転回路３の出力とをコンベアし、コンベア
結果を出力する。コンベア結果が不一致を示している場
合には、システム・ダウンとなる。アクセス・モード信
号をそのまま送り返さずに、反転して送り返す理由は、
ハード的にＨＡＭ信号が断線していることを検出するた
めである。
ド信号を出力する。このアクセス・モード信号は、ドラ
イバ４．ＨＡＭ、 レシーバ８を介してスレーブ側の
パリテイ・チェック回路６および反転回路７に送られる
。もし、パリティ・エラーが検出された場合には、シス
テム・ダウンまたはハード縮退動作をする。スレーブ側
の反転回路７は、受信したアクセス・モード信号を全ビ
ット反転する。反転回路７からの反転アクセス・モード
信号は、ドライバ９．ＨＡＭ、 レシーバ５を介して
マスク側の反転回路３に送られる。反転回路３は、受信
した反転アクセス・モード信号を反転する。反転回路３
からの出力は、コンベア回路に入力される。コンベア回
路１は、マスク側がスレーブ側に送ったアクセス・モー
ド信号と、反転回路３の出力とをコンベアし、コンベア
結果を出力する。コンベア結果が不一致を示している場
合には、システム・ダウンとなる。アクセス・モード信
号をそのまま送り返さずに、反転して送り返す理由は、
ハード的にＨＡＭ信号が断線していることを検出するた
めである。
以上の説明から明らかなように、本発明によれば、マス
クが実行しようとしているサイクルがＨＡＭの成るビッ
トの障害によってスレーブ側で正しく認識されないよう
なエラーを検出することが出来る。例えば、マスタがＲ
ＥＧＩＳＴＥＲバイト・リードのＲＡＭをドライブして
いるのに、スレーブがＲＥＧＩＳＴＥＲハーフ・ワード
・ライトと認識して動作しようとするのを検出すること
が出来る。
クが実行しようとしているサイクルがＨＡＭの成るビッ
トの障害によってスレーブ側で正しく認識されないよう
なエラーを検出することが出来る。例えば、マスタがＲ
ＥＧＩＳＴＥＲバイト・リードのＲＡＭをドライブして
いるのに、スレーブがＲＥＧＩＳＴＥＲハーフ・ワード
・ライトと認識して動作しようとするのを検出すること
が出来る。
第１図は本発明のシステム構成の例を示す図、第２図は
信号発生のタイミングの例を示す図、第３図は本発明に
おけるエラー検出機構の例を示すブロック図である。 ＢＡＲ・・・バス・アービタ、ｌＰｔ１ｌとＩ ＰＩＪ
２・・・命令演算プロセッサ、ＳＳ・・・共有メモリ、
ＳＰＵ・・・システム制御プロセッサ、５Ｐ−Ｂｕｓ・
・・同期バス、１・・・コンベア回路、２・・・ＲＡＭ
ドライブ回路、３・・・反転回路、４・・・ドライバ、
５・・・レシーバ、６・・・パリテイ・チェック回路、
７・・・反転回路、８・・・レシーバ、９・・・ドライ
バ。
信号発生のタイミングの例を示す図、第３図は本発明に
おけるエラー検出機構の例を示すブロック図である。 ＢＡＲ・・・バス・アービタ、ｌＰｔ１ｌとＩ ＰＩＪ
２・・・命令演算プロセッサ、ＳＳ・・・共有メモリ、
ＳＰＵ・・・システム制御プロセッサ、５Ｐ−Ｂｕｓ・
・・同期バス、１・・・コンベア回路、２・・・ＲＡＭ
ドライブ回路、３・・・反転回路、４・・・ドライバ、
５・・・レシーバ、６・・・パリテイ・チェック回路、
７・・・反転回路、８・・・レシーバ、９・・・ドライ
バ。
Claims (1)
- 【特許請求の範囲】 アクセス・モード信号線を含むバスを持つ計算機システ
ムにおいて、 バス・マスタがアクセス・モード信号線にアクセス・モ
ード信号を出力し、 バス・サイクルが始まると、アクセスされたスレーブは
、パリテイ・チェックを行うと同時に、受信したアクセ
ス・モード信号線の内容を全ビット反転し、バス・マス
タに送信し、 バス・マスタにおいて、スレーブに送ったアクセス・モ
ード信号と、スレーブから送られてきたアクセス・モー
ド信号とを比較する ことを特徴とする計算機システムにおけるエラー検出方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273329A JPH03135645A (ja) | 1989-10-20 | 1989-10-20 | 計算機システムにおけるエラー検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1273329A JPH03135645A (ja) | 1989-10-20 | 1989-10-20 | 計算機システムにおけるエラー検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03135645A true JPH03135645A (ja) | 1991-06-10 |
Family
ID=17526369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1273329A Pending JPH03135645A (ja) | 1989-10-20 | 1989-10-20 | 計算機システムにおけるエラー検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03135645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014132740A1 (ja) * | 2013-02-27 | 2014-09-04 | 日立オートモティブシステムズ株式会社 | 車両制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59128619A (ja) * | 1983-01-13 | 1984-07-24 | Mitsubishi Electric Corp | マイクロコンピユ−タ装置 |
-
1989
- 1989-10-20 JP JP1273329A patent/JPH03135645A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59128619A (ja) * | 1983-01-13 | 1984-07-24 | Mitsubishi Electric Corp | マイクロコンピユ−タ装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014132740A1 (ja) * | 2013-02-27 | 2014-09-04 | 日立オートモティブシステムズ株式会社 | 車両制御装置 |
| JP2014162404A (ja) * | 2013-02-27 | 2014-09-08 | Hitachi Automotive Systems Ltd | 車両制御装置 |
| CN105008183A (zh) * | 2013-02-27 | 2015-10-28 | 日立汽车系统株式会社 | 车辆控制装置 |
| CN105008183B (zh) * | 2013-02-27 | 2017-08-22 | 日立汽车系统株式会社 | 车辆控制装置 |
| US9783138B2 (en) | 2013-02-27 | 2017-10-10 | Hitachi Automotive Systems, Ltd. | Vehicle control device |
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