JPH0831049B2 - ロツクドプロセツサ方式 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置のエラー検出方式に関し、特
に２台のデータ処理装置に同時に同一の動作をさせて不
正を検出するというロックドプロセッサ方式に関する。

〔従来の技術〕

データ処理装置のデータインテグリティを向上させる
ために、２台のデータ処理装置に同じ処理を実行させる
というロックドプロセッサ方式には、従来から各種の方
式が存在するが、その代表的な例は、COMPUTER（Volume
17,Number8,August′84）で紹介されているIntel 432;A
VLSI Archetecture for Fault Tolerant Computer Syst
emsに示されるものである。

このインテル432コンピュータでは、２台のGDP（Gene
ralized Data Processor）をマルチバスに接続し、一方
をマスター、他方をチェッカーと定義して同時に同一の
動作をさせている。この際、マスターとなったGDPはバ
スにパリティを付加したデータを出力し、チェッカーと
なったGDPはマスターのGDPがバスに出力したデータを入
力して自己の内部データと比較している。

〔発明が解決しようとする問題点〕

上述した従来のロックドプロセッサ方式は、マスター
と定義されたデータ処理装置側からはパリティを含むデ
ータ全てが出力され、チェック側のデータ処理装置はバ
スに何も出力せず、いつもバス上のデータを自データと
比較チェックするのみとなっているので、マスターのデ
ータ処理装置が不正動作をした場合、バス上のデータだ
けをみると、常にパリティも正しく正常なデータ形式を
しているので、チェッカー側のデータ処理装置がエラー
を検出したときにバスに送出されたデータは受信側（例
えば記憶装置）では恰も正しいデータとして常に処理さ
れてしまうことになる。このような不正動作によって例
えば記憶装置の誤ったアドレスにデータが書込まれてし
まうと、最早再開は困難となるので、たとえ不正動作が
行なわれても、受信側が恰も正しいデータとして処理し
てしまう確率を低下させることが望まれる。

本発明はこのような事情に鑑みて為されたもので、そ
の目的は、何れかのデータ処理装置で不正動作が起こっ
た場合、できるだけ受信側でパリティ・エラーが発生し
得るようにすることにより、システムの再開始の可能性
を高めることにある。

〔問題点を解決するための手段〕

本発明は上記目的を達成するために、２台のデータ処
理装置を同一のバスに接続して同時に同一の処理を実行
せしめて動作チェックするロックドプロセッサ方式にお
いて、 前記２台のデータ処理装置の各々に、 データ処理装置内のパリティ付データのデータ部のみ
を選択的に前記バスに出力する第１の選択手段と、 前記パリティ付データのパリティ部のみを選択的に前
記バスに出力する第２の選択手段と、 前記バス上のデータ部を受信し、該受信データ部と前
記データ処理装置内のパリティ付データのデータ部とを
比較する第１の比較手段と、 該第１の比較手段の有効，無効を制御する第１の制御
手段と、 前記バス上のパリティ部を受信し、該受信パリティ部
と前記データ処理装置内のパリティ付データのパリティ
部とを比較する第２の比較手段と、 該第２の比較手段の有効，無効を制御する第２の制御
手段とを設け、且つ、 一方のデータ処理装置がデータ部を前記バスに出力す
るときには他方のデータ処理装置はパリティ部を前記バ
スに出力するように前記第１および第２の制御手段が制
御され、更に、 各々のデータ処理装置は、前記バスに自らが出力しな
いデータ部もしくはパリティ部と、前記バス上のデータ
部もしくはパリティ部とを比較するように前記第１およ
び第２の制御手段が設定され、 いずれかのデータ処理装置で比較不一致が検出された
とき、いずれかのデータ処理装置が不正動作をしたこと
を示す信号を発生するように構成される。

〔作用〕

一方のデータ処理装置は内部のパリティ付データのデ
ータ部のみをバスに出力し、他方のデータ処理装置は内
部のパリティ付データのパリティ部のみをバスに出力
し、この両者でバス上のパリティ付データが形成され
る。従って、何れかのデータ処理装置が不正動作した場
合、バス上のパリティ付データには、パリティの形式す
なわちデータの何ビット毎に１ビットのパリティが付い
ているかの形式に応じた程度でパリティ・エラーが発生
することになり、バス上のパリティ付データの受信側に
おいて正しいデータとして処理される確率を低下させる
ことができる。

〔実施例〕

次に本発明の実施例について図面を参照して説明す
る。

第２図は本発明を適用したデータ処理システムのブロ
ック図である。同図において、200はシステム・バスで
あり、システム内装置間のデータ転送パスを提供する。
このシステム・バス200は前記インテル432コンピュータ
システムにおけるマルチバスに相当する。220は記憶装
置であり、処理用プログラムやデータを格納している。
210,211は、データ処理装置であり、記憶装置220内に格
納されたプログラムを実行する。このデータ処理装置21
0,211は同一の装置であり、同じ処理（命令の実行）を
２台で行ない、互いに比較しながら走行するロックドプ
ロセッサ方式型の装置である。230,231は入出力処理装
置であり、データ処理装置210,211からの指令に従って
周辺装置（図示せず）と記憶装置220との間のデータ転
送を制御する。240はサービスプロセッサであり、デー
タ処理装置210,211の動作モード制御やエラーリカバリ
ー処理等を行なう。

第１図はデータ処理装置210,211内におけるシステム
・バス・インタフェイス部の実施例のブロック図であ
る。データ処理装置210,211は互いに比較して動作する
ことから、内部にはパリティ等のチェック回路は有して
いない。その為、システム・バス200へのインタフェイ
ス部において、出力するアドレス／データについてはパ
リティ発生を行ない、入力するデータについてはパリテ
ィチェックを行なう必要がある。

第１図において、100,500は、上述の入力データに対
するパリティチェック回路で、PE0,PE1はパリティエラ
ー信号であり、101,501は出力アドレス／データに対す
るパリティ発生回路である。150,550はデータ・アウト
・レジスタ（DOR）で、システム・バス200へ出力すべき
アドレス又はデータ情報はここに一時格納される。この
データ・アウト・レジスタ150,550は、本実施例ではデ
ータ８ビットとパリティ１ビットとに相当する容量のレ
ジスタである。

130,530はデータ・ビットに対するトライ・ステート
・ドライバーで、８ゲートで構成されている。このトラ
イ・ステート・ドライバー130,530は、サービスプロセ
ッサ240からの制御信号ENDT0,ENDT1が“1"である時には
データ・アウト・レジスタ150,550のデータ部の内容を
システム・バス200に出力し、制御信号ENDT0,ENDT1が
“0"の時には出力はハイ・インピーダンスになってシス
テム・バス200をドライブしなくなる。

131,531はパリティ・ビットに対するトライ・ステー
ト・ドライバーであり、１ゲートで構成されている。こ
のトライ・ステート・ドライバー131,531は、サービス
プロセッサ240からの制御信号ENPT0,ENPT1が“1"である
時にはデータ・アウト・レジスタ150,550のパリティ部
のパリティ・ビットをシステム・バス200に出力し、制
御信号ENPT0,ENPT1が“0"の時には出力はハイ・インピ
ーダンスになってシステム・バス200をドライブしな
い。

140,540はデータ・ビットに対するレシーバで、８ゲ
ートで構成されている。このレシーバ140,540はシステ
ム・バス200からデータ部の内容を受信する。141,541は
パリティ・ビットに対するレシーバで、システム・バス
200からパリティ・ビットを受信する。

110,510はシステム・バス200へ出力すべきデータ・ア
ウト・レジスタ150,550のデータ部の内容とレシーバ14
0,540で受信したシステム・バス200のデータ部の内容と
を比較する比較回路であり、111,511はシステム・バス2
00へ出力されるべきデータ・アウト・レジスタ150,550
のパリティ・ビットとレシーバ141,541で受信したシス
テム・バス200上のパリティ・ビットとを比較する比較
回路である。

151,551はデータ・イン・レジスタ（DIR）で、システ
ム・バス200から受信したデータを内部で使う場合には
そのデータ情報がこのレジスタに一時保持される。この
データ・イン・レジスタ151,551は、データ８ビットと
パリティ１ビットとに相当する容量を有するレジスタで
ある。なお、データ・イン・レジスタ151,551のデータ
を内部に取込むときは、上記パリティはパリティチェッ
ク回路100,500でチェックされると使用済みとなる。

120,520はデータビットの比較回路110,510の出力の有
効，無効を制御するアンド・ゲートであり、サービスプ
ロセッサ240からの制御信号CMPD0,CMPD1が“1"のとき有
効，“0"のとき無効に制御する。

121,521はパリティ・ビットの比較回路111,511の出力
の有効，無効を制御するアンド・ゲートであり、サービ
スプロセッサ240からの制御信号CMPP0,CMPP1が“1"のと
き有効，“0"のとき無効に制御する。

122,522はアンド・ゲート120,520の出力とアンド・ゲ
ート121,521の出力とを論理和するオア・ゲートであ
る。

190はデータ処理装置210での比較エラー信号（オア・
ゲート122の出力）とデータ処理装置211での比較エラー
信号（オア・ゲート522の出力）とを論理和して、いず
れかのデータ処理装置が不正動作をしたことを示す信号
CMPERをサービスプロセッサ240に出力するオア・ゲート
である。

上記の各制御信号ENDT0,ENDT1,ENPT0,ENPT1,CMPD0,CM
PD1,CMPP0,CMPP1は、前述したようにサービスプロセッ
サ240から与えられるものであり、上記各制御信号の組
み合わせ例を第３図に示す。

第３図において、ケース１とケース２が本発明方式を
実施する際の各制御信号の設定例であり、ケース３とケ
ース４は従来技術で説明した方式と同じように一方のデ
ータ処理装置がマスターとしてデータ及びパリティを出
力し、他方がチェッカーとしてデータとパリティとを比
較する方式を第２図のシステムで実現する際の各制御信
号の設定例であり、ケース５とケース６は試験，診断時
にロックを外してデータ処理装置を１台ずつ動作させて
テスト・プログラム等を実行させる際の各制御信号の設
定例である。なお、ケース５はデータ処理装置210オン
リーモード、ケース６はデータ処理装置211オンリーモ
ードである。以下、ケース１を例にして本発明の実施例
の動作を説明する。

第２図においてサービスプロセッサ240からの制御信
号ENDT0が“1",制御信号ENDT1が“0"になることによっ
て、トライ・ステート・ドライバー130がイネーブル状
態、トライ・ステート・ドライバー530がディスエーブ
ル状態となり、データ処理装置210のデータ・アウト・
レジスタ150のデータ部の内容がシステム・バス200に出
力され、データ処理装置211のデータ・アウト・レジス
タ550のデータ部の内容はシステム・バス200に出力され
ないようになる。また、制御信号ENPT0が“0",制御信号
ENPT1が“1"になることによって、トライ・ステート・
ドライバー131がディスエーブル状態、トライ・ステー
ト・ドライバー531がイネーブル状態となり、データ処
理装置210のデータ・アウト・レジスタ150のパリティ・
ビットはシステム・バス200に出力されず、データ処理
装置211のデータ・アウト・レジスタ550のパリティ・ビ
ットがシステム・バス200に出力されるようになる。更
に、制御信号CMPD0が“0",制御信号CMPD1が“1"となる
ことにより、アンド・ゲート120が閉状態，アンド・ゲ
ート520が開状態となって、データ処理装置211のデータ
・アウト・レジスタ550のデータ部（システム・バス200
に出力されないデータ部）とシステム・バス200から取
込んだデータ部（データ処理装置210が送出したデータ
部）との比較を行なう比較回路510の出力が有効とな
り、制御信号CMPP0が“1",制御信号CMPP1が“0"になる
ことにより、アンド・ゲート121が開状態，アンド・ゲ
ート521が閉状態となって、データ処理装置210のデータ
・アウト・レジスタ150のパリティ・ビット（システム
・バス200に出力されないパリティ・ビット）とシステ
ム・バス200から取込んだパリティ・ビット（データ処
理装置211が送出したパリティ・ビット）との比較を行
なう比較回路110の出力が有効となる。即ち、ケース１
では、データ処理装置210がデータ部をシステム・バス2
00に出力して、内部のパリティ・ビットをシステム・バ
ス200のパリティ・ビット（実はデータ処理装置211の出
力）と比較し、他方、データ処理装置211はパリティ・
ビットをシステム・バス200に出力して、内部のデータ
部とシステム・バス200のパリティ・ビット（実はデー
タ処理装置210の出力）とを比較することになる。

従って、データ処理装置210,211の何れか一方が不正
な動作を行ない、データ処理装置210のデータ・アウト
・レジスタ150のデータ部の値と、データ処理装置211の
データ部の値とが相違すると、データ処理装置211の比
較回路510で不一致が検出され、その不一致信号がアン
ド・ゲート520,オア・ゲート522,オア・ゲート190を介
して、信号CMRERとしてサービスプロセッサ240に通知さ
れ、サービスプロセッサ240においてデータ処理装置21
0,211のエラーリカバリ処理が行なわれることになる。
この場合、システム・バス200上にデータ処理装置211か
ら出力されたパリティ・ビットによってパリティ・エラ
ーが発生する確率は、第２図の実施例ではデータ８ビッ
トについて１ビットのパリティが付加されているので、
1/2となり、システム・バス200のデータを受信する例え
ば記憶装置220があたかも正しいデータとして処理する
確率も1/2にすることができる。

前記ケース２は、ケース１とは逆に、データ処理装置
211がシステム・バス200上のデータ・ビットを分担し、
データ処理装置210がパリティ・ビットを分担する場合
であり、データ処理装置210,211の動作は上述したケー
ス１と互いに反対となる。

以上の実施例は、各データ処理装置内のデータが８ビ
ットで、それに１ビットのパリティが付加された例を示
したが、一般に本発明はｎ×ｍビットのデータを扱い、
ｍビット毎に１ビットのパリティを付加したデータ形式
のデータ処理装置に対して適用可能である。

第４図はデータ部が32ビットで、その各８ビット毎に
１ビットのパリティを付加したデータ形式のデータ処理
装置210′,211′に本発明を適用したものであり、400
（１）,401（１）は１バイト目のデータとパリティを扱
うシステム・バス・インタフェイス部、400（２）,401
（２）は２バイト目のデータとパリティを扱うシステム
・バス・インタフェイス部、400（３）,401（３）は３
バイト目のデータとパリティを扱うシステム・バス・イ
ンタフェイス部、400（４）,401（４）は４バイト目の
データとパリティを扱うシステム・バス・インタフェイ
ス部であり、各々第２図に示したシステム・バス・イン
タフェイス部と同様な構成を有するものである。また、
システム・バス200′は、１〜４バイト目のデータとパ
リティを伝える４組のバスから構成されており、第１図
のオア・ゲート190に相当するオア・ゲート410には各シ
ステム・バス・インタフェイス部における第１図のオア
・ゲート122に相当するオア・ゲートからの信号が加え
られている。このような構成では、何れかのデータ処理
装置210′,211′で不正動作が行なわれたときに、シス
テム・バス200′上のデータ形式でパリティ・エラーが
発生する確率は15/16となり、受信側で恰も正しいデー
タとして処理される確率を1/16にすることができる。

〔発明の効果〕

以上説明したように、本発明は、ロックドプロセッサ
方式において、一方がデータ部を出力し、他方がパリテ
ィ部を出力するように構成し、且つ、互いに出力しない
データ部またはパリティ部を内部のデータ部またはパリ
ティ部と比較することにより、従来と同様に100％のエ
ラー検出率を達成しつつ、何れかのデータ処理装置で不
正動作が行なわれた際、バス上に出されたデータにパリ
ティ・エラーを発生させることができ、受信側で誤って
正しいデータとして処理される確率を低下させることが
できる。従って、不正動作時における再開始の可能性を
高めることができる効果がある。

【図面の簡単な説明】

第１図はデータ処理装置内のシステム・バス・インタフ
ェイス部の構成例を示す本発明の実施例のブロック図、 第２図は本発明を適用したデータ処理装置を含むシステ
ム例のブロック図、 第３図は各種制御信号の設定例を示す図および、 第４図は本発明の別の実施例のブロック図である。 図において、100,500…パリティ・チェック回路、101,5
01…パリティ発生回路、150,550…データ・アウト・レ
ジスタ、110,111,510,511…比較回路、151,551…データ
・イン・レジスタ、120,121,520,521…アンド・ゲー
ト、122,522,190,410…オア・ゲート、130,131,530,531
…トライ・ステート・ドライバー、140,141,540,541…
レシーバ、200,200′…システム・バス、210,211,21
0′,211′…データ処理装置、220…記憶装置、230,231
…入出力制御装置、240…サービスプロセッサ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】２台のデータ処理装置を同一のバスに接続
   して同時に同一の処理を実行せしめて動作チェックする
   ロックドプロセッサ方式において、 前記２台のデータ処理装置の各々に、 データ処理装置内のパリティ付データのデータ部のみを
   選択的に前記バスに出力する第１の選択手段と、 前記パリティ付データのパリティ部のみを選択的に前記
   バスに出力する第２の選択手段と、 前記バス上のデータ部を受信し、該受信データ部と前記
   データ処理装置内のパリティ付データのデータ部とを比
   較する第１の比較手段と、 該第１の比較手段の有効，無効を制御する第１の制御手
   段と、 前記バス上のパリティ部を受信し、該受信パリティ部と
   前記データ処理装置内のパリティ付データのパリティ部
   とを比較する第２の比較手段と、 該第２の比較手段の有効，無効を制御する第２の制御手
   段とを設け、且つ、 一方のデータ処理装置がデータ部を前記バスに出力する
   ときには他方のデータ処理装置はパリティ部を前記バス
   に出力するように前記第１および第２の選択手段が制御
   され、更に、 各々のデータ処理装置は、前記バスに自らが出力しない
   データ部もしくはパリティ部と、前記バス上のデータ部
   もしくはパリティ部とを比較するように前記第１および
   第２の制御手段が設定され、 いずれかのデータ処理装置で比較不一致が検出されたと
   き、いずれかのデータ処理装置が不正動作をしたことを
   示す信号を発生するように構成されたことを特徴とする
   ロックドプロセッサ方式。