JPH03136251A - ｐｎ接合型電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はｐｎ接合型電界効果トランジスタ及びその製造
方法に関する。

（ロ）従来の技術 ｐｎ接合型電界効果トランジスタはショットキ接触型電
界効果トランジスタに比し、ゲート耐圧が高く、また論
理振幅が大きい等の利点があり、高耐圧の要求される電
力増幅用素子・＼の応用に適している。

第３図（ａ）乃至（ｅ）は従来のｐｎ接合型電界効果ト
ランジスタの製造方法を説明するための工程説明図であ
る。

まず、半絶縁性ＧａＡｓ基板（半導体基板）（３１）上
に形成されたレジスト（３２）をマスクとして、該基板
（３１）にＳｉのイオン注入を行って、ｎ型層（３３）
を形成する（第３図（ａ））。

レジスｌ−（３２）除去後、新たに半絶縁性ＧａＡｓ基
板（３１）上にレジスト（３２°）を形成し、該レジス
ト（３２°　）をマスクとしてＳｉのイオン注入を行っ
て、ｎ　＋型層（３４）を形成する（第３図（ｂ））。

レジスト（３２’）除去後、基板（３１）全面に絶縁体
（３５）を形成し、該絶縁体（３５）に開孔（３６）を
形成した後、該絶縁体（３５）をマスクとしてＺｎのイ
オン注入（またはＺｎの拡散）を行って、ｐ４型層（３
７）を形成する（第３図（Ｃ））。

ｎ型層（３３）、ｎ“型層（３４）、及びｐ′″型層（
３７）を活性化するための熱処理を行った後、オーミッ
ク電極形成予定部位以外にレジストを形成し、全面にオ
ーミックを極金属を形成し、該レジストの除去及び熱処
理を行ってオーミック電極（３８）（３８Ｊを形成する
（第３図（ｄ））。

ゲート電極形成予定部位以外にレジストを形成し、全面
にゲート電極金属を形成し、該レジストの除去を行って
ゲート電極（３９）を形成する（第３図（ｅ））。

（ハ）発明が解決しようとする課題 」二連の如くの製造方法で完成するｐｎ接合型電界効果
トランジスタでは、ｐ４型層（３７）がｎ型層（３３）
中に埋込まれた構造となっているため、ｐ′″型層（３
７）両側面にはｐｎ接合が形成される。

このｐｎ接合により発生する容量が寄生容量となフ、該
トランジスタの高周波特性の劣化及びスイゾチングスピ
ードの低下を招来する。

また、ｐ４型層（３７）を拡散により形成する場合には
、この拡散工程で、あるいはｐ４型層（３７）をイオン
注入により形成する場合には、このイオン注入工程後の
活性化処理で、該１１層（３７）は絶縁体（３５）の開
孔（３６）の幅よりも拡大、すなｉつち、実効的なゲー
ト長が大きくなり、該トランジスタの高周波特性の劣化
を招来する。

さらに、ｎ”層（３４）はゲート電極（３９）に対して
自己整合的に形成されていないためにｎ＋層（３４）と
ゲート電極（３９）の間隔が大きくなりソース・ゲート
電極間に生じる寄生抵抗が増大し、該トランジスタの高
周波特性の劣化を招来する虞れがある。

（ニ）課題を解決するための手段 本発明は半導体基板に形成された第１の第１導電型層と
、前記半導体基板の前記第１の第１導電型層の両側に形
成された前記第１の第１導電型層よりら高ｉ震度の第２
の第１導電型層と、前記半導体基板の前記第１の第１導
電型層上に形成された第２導電型層と、前記第２の第１
導電型層上に形成されたソース電極及びドレイン電極と
、前記第２導を型層上に形成されたゲート電極とから成
るｐｎ接合型電界効果トランジスタである。

また１本発明は半導体基板にイオン注入を行って第１の
第１導電型層を形成する工程と、前記第１の第１導電型
層のゲートを極形成予定部位以外をエツチングして凸部
及び凹部を形成する工程と、前記凹部にイオン注入を行
って前記第１の第１４１型層よりも高（震度の第２の第
１導電型１層を形成する工程と、前記凸部にイオン注入
を行って第２導電型層を形成する工程と、前記凹部上に
ソースを極及びドレイン電極を形成する工程と、前記凸
部上にゲート電極を形成する工程と、を含む特徴とする
ｐｎ接合型電界効果トランジスタの製造方法である。

（ホ）作用 本発明によれば、第２導電型層が第１の第１導電型層及
び第２の第１導電型層と接する領域を大幅に減らすこと
ができる。

また、凸部に第２導電型層を形成するので、後工程で該
第２導電型層が拡大することがない。

さらに、凸部と四部は連続しているので、第２の第１導
電型層はゲート電極に対して自己整合的に形成されたこ
とになる。

（へ）実施例 第１図（ａ）乃至（ｉ）は本発明の一実施例のｐｎ接合
型電界効果トランジスタの製造方法を説明するための工
程説明図である。

まず、半絶縁性ＧａＡｓ基板（半導体基板）（１）上に
形成されたレジスト（２）をマスクとして、該基板（１
）にＳｉのイオン注入を行って、ｎ型層ｌ第１の第１導
電型層）（３）を形成する（第１図（ａ））。尚、この
ときの注入条件は注入エネルギー１００ＫｅＶ、注入量
Ｉ　Ｘ　Ｉ　Ｑ　”ｃｍ−’である。

レジスト（２）除去後、新たに半絶縁性ＧａＡｓ基机（
１）上にレジスト（２°　）を形成しく第１図（ｂ）、
該レジスト（２゛　）をマスクとして該基板（１）をＣ
Ｃｌ　ｔ　Ｆ　ｔが用いたりアクティブイオンエツチン
グによりエツチングして凹部（ａ）及び凸部（ｂ）を形
成する（第１図（Ｃ））。この凸部（ｂ）がゲート電極
形成予定部位となる。

レジスト（２°　）をマスクとして、該基板（１）にＳ
ｉのイオン注入を行って、ｎ“型層（第２の第１導電型
層）（４）を形成する（第１図（ｄ））。

尚、このときの注入条件は注入エネルギー１５０Ｋｅ〜
Ｉ、注入量５　Ｘ　１０　”Ｃｍ−””Ｃある。

全面にＥＣＲプラズマＣＶＤ法または真空蒸着により５
１０１膜（５）を２０００人形成する（第１図（ｅ））
。

レジスト（２°）を除去することにより、該レジスト（
２°　）上のＳｉｎ、膜（５）を除去し、新たにレジス
ト（６）を形成し、該レジスト（６）及び残存するＳ　
ｉＯ＊膜（５）をマスクとしてＺｎのイオン注入を行っ
て、ｐ＋型層（第２導電型層）（７）を形成する（第１
図（ｆ））。尚、このときの注入条件は注入エネルギー
１５ＫｅＶ、注入量５Ｘ１０”ｃｍ−’である。

レジスト（６）除去後、全面にＥＣＲプラズマＣ〜′Ｄ
法によりＳｉＮ膜（８）を７００人形成し、該ＳｉＮ膜
（８）を保護膜として熱処理を施こしてｎ型層（３）、
ｎ”型層（４）、及びｐ１型層（７）を活性化させる（
第１図（ｇ））。尚、ＳｉＮ膜（８ンを形成せずに前記
熱処理をアルシン（ＡｓＨｌ）雰囲気中で施こしてもよ
い。

ＳｉＮ膜（８）除去後、Ａ　ｕ　Ｇ　ｅ　／　Ｎ　ｉ系
からなるソース電極（９）及びドレイン電極（１０）を
形成する（第１図（ｈ））。

最後にＡ　ｌ　／　Ｔ　ｉ等からなるゲートを極（１１
）を形成することで本発明の一実施例のｐｎ接合型電界
効果トランジスタが完成する（第１図（ｉ））。

また、第２図（ａ）乃至（ｄ）は本発明の他の実施例を
説明するための工程説明図であり、第２図（ａ）の状態
は第１図（ｆ＞の状態に相当し、ここまでの工程は第１
図で説明したものと同様であるので、第２図（ｂ）から
説明する。

全面にスパッタリング法によりＷＳｉ膜（１２）を形成
し、該ＷＳｉ膜（１２）を保護膜として熱処理を施こし
てｎ型層（３）、ｎ４型層（４）、及びｐ４型層（７）
を活性化させる（第２図（ｂ））。尚、ＷＳｉ膜（１２
）は耐熱性のデート金属材料であるので熱処理後のＷＳ
１膜（１２）をゲート電極として用いることができる。

〜ＶＳｉ膜（１２）を選択的に除去し、ゲート電極（１
３）を形成する（第２図（Ｃ））。

最後にソース電極（１４）及びドレイン電極（１５）を
形成することで本発明の他の実施例のｐｎ接合型を界効
果トランジスタが完成する（第２図（ｄ）この実施例で
は前述の熱処理の保護膜としてＳｉＮ膜（８）を用いる
実施例に比して、該５ｉＮ膜（８）を形成する工程を省
くことができる。

尚、上述の実施例では、第１、第２の第１導電型層をｎ
型、第２導電型層をｐ型としたが、第１、第２の第１導
電型層をｐ型、第２導電型層をｎ型としてもよい。

また、上述の実施例では、第２導電型層をイオン注入を
用いて形成したが、拡散により形成してもよい。

（ト）発明の効果 本発明によれば、第２導電型層の両側面と第１の第１導
電型層及び第２の第１導電型層とが接する領域を低減で
きるので、従来に比し寄生容量を低減できる。また、第
２導電型層が後工程で拡大することがないので、高周波
特性の劣化を防止できる。ざらに、第２の第１導電型層
がゲート電極に対して自己整合的に形成されるため、ソ
ース・ゲート電極間の寄生抵抗が増大することによる高
周波特性の劣化を防止できる。

【図面の簡単な説明】

第１図（ａ）乃至（ｉ）及び第２図（ａ）乃至（（１）
は本発明方法を説明するための工程説明図、第３図（ａ
）乃至（ｅ）は従来技術を説明するための工程説明図で
ある。 （１）・・半絶縁性ＧａＡｓ基板、（３）・・・ｎ型層
、（１）・・・ｎ＋ヤ層、（７）・・・ｐ＋型層、（９
）（１４）・・・ソース電極、（１０）（１５）・・・
ドレイン電極、（１１）（１３）・・ゲート電極、（ａ
）・・・凹部、（ｂ）・凸部。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板に形成された第１の第１導電型層と、前
   記半導体基板の前記第１の第１導電型層の両側に形成さ
   れた前記第１の第１導電型層よりも高濃度の第２の第１
   導電型層と、前記半導体基板の前記第１の第１導電型層
   上に形成された第２導電型層と、前記第２の第１導電型
   層上に形成されたソース電極及びドレイン電極と、前記
   第２導電型層上に形成されたゲート電極とから成るｐｎ
   接合型電界効果トランジスタ。 ２、半導体基板にイオン注入を行って第１の第１導電型
   層を形成する工程と、前記第１の第１導電型層のゲート
   電極形成予定部位以外をエッチングして凸部及び凹部を
   形成する工程と、前記凹部にイオン注入を行って前記第
   １の第１導電型層よりも高濃度の第２の第１導電型層を
   形成する工程と、前記凸部にイオン注入を行って第２導
   電型層を形成する工程と、前記凹部上にソース電極及び
   ドレイン電極を形成する工程と、前記凸部上にゲート電
   極を形成する工程と、を含むことを特徴とするｐｎ接合
   型電界効果トランジスタの製造方法。