JPH043922A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH043922A JPH043922A JP10594890A JP10594890A JPH043922A JP H043922 A JPH043922 A JP H043922A JP 10594890 A JP10594890 A JP 10594890A JP 10594890 A JP10594890 A JP 10594890A JP H043922 A JPH043922 A JP H043922A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にＭＥＳ （■ｅｔａｌｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ ） Ｆ Ｅ Ｔの製造方法に
関し・詳しくは、ソース電極及びドレイン電極のオーミ
ック特性を向上させたＭＥＳ ＦＥＴの製造方法に関
する。
ｍｉｃｏｎｄｕｃｔｏｒ ） Ｆ Ｅ Ｔの製造方法に
関し・詳しくは、ソース電極及びドレイン電極のオーミ
ック特性を向上させたＭＥＳ ＦＥＴの製造方法に関
する。
例えば、高周波でハイパワーが要求される衛星通信には
、優れた高周波特性をもつＭＥＳ Ｆ−ＥＴが使用さ
れる。ＭＥＳ ＦＥＴは、金属と半導体とのショット
キー接合により形成されるＦ−ＥＴで、その構造を第４
図に示す、ＭＥＳ Ｆ−ＥＴは、半絶縁性ＧａＡｓの
基板（１）上に、ｎ型不純物イオンを導入して電流が流
れる活性層（２）を形成し、その活性層（２）上に、ソ
ース電極（３）とドレイン電極（４）とをオーミック接
合し、また前記ソース電極（３）とドレイン電極（４）
との間にゲート電極（５）をショア）キー接合したもの
である。ソース電極（３）とドレイン電極（４）は、活
性層（２）とオーミック接合するＡｕＧｅ層（６）と、
Ｎｉ層（７）との二層で構成される。オーミンク接合は
、ＡｕＧｅ−Ｎｉを活性層（２）に蒸着した後、熱処理
をすることにより、ＡｕＧｅ−Ｎｉと活性層（２）とが
合金化したものである。他方、ショットキー接合される
ゲート電極（５）は、金属を活性層（２）に接合しただ
けのものであり、ゲート電極（５）直下の活性層（２）
には、空乏層（８）が形成される。空乏層（８）は、キ
ャリアの存在しない領域で、ゲートルソース間に逆バイ
アス電圧を加えることにより空乏層（８）の領域が拡大
する。
、優れた高周波特性をもつＭＥＳ Ｆ−ＥＴが使用さ
れる。ＭＥＳ ＦＥＴは、金属と半導体とのショット
キー接合により形成されるＦ−ＥＴで、その構造を第４
図に示す、ＭＥＳ Ｆ−ＥＴは、半絶縁性ＧａＡｓの
基板（１）上に、ｎ型不純物イオンを導入して電流が流
れる活性層（２）を形成し、その活性層（２）上に、ソ
ース電極（３）とドレイン電極（４）とをオーミック接
合し、また前記ソース電極（３）とドレイン電極（４）
との間にゲート電極（５）をショア）キー接合したもの
である。ソース電極（３）とドレイン電極（４）は、活
性層（２）とオーミック接合するＡｕＧｅ層（６）と、
Ｎｉ層（７）との二層で構成される。オーミンク接合は
、ＡｕＧｅ−Ｎｉを活性層（２）に蒸着した後、熱処理
をすることにより、ＡｕＧｅ−Ｎｉと活性層（２）とが
合金化したものである。他方、ショットキー接合される
ゲート電極（５）は、金属を活性層（２）に接合しただ
けのものであり、ゲート電極（５）直下の活性層（２）
には、空乏層（８）が形成される。空乏層（８）は、キ
ャリアの存在しない領域で、ゲートルソース間に逆バイ
アス電圧を加えることにより空乏層（８）の領域が拡大
する。
いま、ドレイン−ソース電圧を印加すると、活性層（２
）内のキャリアによって、ドレイン−ソース電流が流れ
る。このドレイン−ソース電流は、空乏層（８）の厚さ
を変化することによって、増減することができる。空乏
層（８）の厚さは、ゲートルソース間の逆バイアス電圧
を増減させることによって変化する。従って、ドレイン
−ソース電流は、逆バイアス電圧を変化することによっ
て制御することができる。
）内のキャリアによって、ドレイン−ソース電流が流れ
る。このドレイン−ソース電流は、空乏層（８）の厚さ
を変化することによって、増減することができる。空乏
層（８）の厚さは、ゲートルソース間の逆バイアス電圧
を増減させることによって変化する。従って、ドレイン
−ソース電流は、逆バイアス電圧を変化することによっ
て制御することができる。
ソース電極（３）及びドレイン電極（４）は、ｎ型不純
物を導入した活性層（２）にオーミック接合することに
より、ドレイン−ソース電流が流れるようにしている。
物を導入した活性層（２）にオーミック接合することに
より、ドレイン−ソース電流が流れるようにしている。
従って、オーミック接合における抵抗値が小さい程、ド
レイン−ソー入電流を効率よく流すことができる。特に
、高周波でハイパワーが要求される衛里通信用のＭＥＳ
Ｆ−ＥＴにあっては、大電流のドレイン−ソース電流が
流れることから、オーミック接合における抵抗値が大き
いと、発熱等のロスが生ずる。
レイン−ソー入電流を効率よく流すことができる。特に
、高周波でハイパワーが要求される衛里通信用のＭＥＳ
Ｆ−ＥＴにあっては、大電流のドレイン−ソース電流が
流れることから、オーミック接合における抵抗値が大き
いと、発熱等のロスが生ずる。
そこで、本発明はソース電極及びドレイン電極のオーミ
ック接合を低抵抗化した半導体装置の製造方法を提供す
ることを目的とする。
ック接合を低抵抗化した半導体装置の製造方法を提供す
ることを目的とする。
本発明は上記目的を達成するため、半絶縁性の基板（１
）上にｎ型不純物を導入した活性層（２）に、ＡｕＧｅ
−Ｎｉのソース電極（３）及びドレイン電極（４）をオ
ーミック接合し、前記画電極（３）（４）間にゲート電
極（５）をシツートキー接合した半導体装置の製造方法
において、ソース電極（３）及びドレイン電極（４）を
オーミック接合する位置の活性層（２）に、Ｇｅ注入層
（９）を形成し、前記Ｇｅ注入層（９）上に、ソース電
極（３）及びドレイン電極（４）をオーミック接合する
ことを特徴とするものである。
）上にｎ型不純物を導入した活性層（２）に、ＡｕＧｅ
−Ｎｉのソース電極（３）及びドレイン電極（４）をオ
ーミック接合し、前記画電極（３）（４）間にゲート電
極（５）をシツートキー接合した半導体装置の製造方法
において、ソース電極（３）及びドレイン電極（４）を
オーミック接合する位置の活性層（２）に、Ｇｅ注入層
（９）を形成し、前記Ｇｅ注入層（９）上に、ソース電
極（３）及びドレイン電極（４）をオーミック接合する
ことを特徴とするものである。
Ｇｅ注入層上に、ソース電極及びドレイン電極を構成す
るＡｕＧｅを蒸着すると、ＡｕＧｅのＧｅが容易にＧｅ
注入層に拡散されて合金化する。従って、ソース電極及
びドレイン電極がＧｅ注入層にオーミック接合される抵
抗値は小さくなる。
るＡｕＧｅを蒸着すると、ＡｕＧｅのＧｅが容易にＧｅ
注入層に拡散されて合金化する。従って、ソース電極及
びドレイン電極がＧｅ注入層にオーミック接合される抵
抗値は小さくなる。
本発明に係る一実施例を第１図乃至第３図を参照して説
明する。但し、従来と同一部分は同一符号を附して、説
明を省略する。
明する。但し、従来と同一部分は同一符号を附して、説
明を省略する。
本考案に係るＭＥＳ ＦＥＴは、ソース電極（３）及
びドレイン電極（４）をオーミンク接合する位置の活性
層（２）上にＧｅ注入層（９）を形成することを特徴と
する。即ち、このＧｅ注入層（９）上に、ＡｕＧｅ層（
６）とＮｉ層（７）の二層からなるソース電極（３）及
びドレイン電極（４）を積層する。
びドレイン電極（４）をオーミンク接合する位置の活性
層（２）上にＧｅ注入層（９）を形成することを特徴と
する。即ち、このＧｅ注入層（９）上に、ＡｕＧｅ層（
６）とＮｉ層（７）の二層からなるソース電極（３）及
びドレイン電極（４）を積層する。
ところで、活性層（２）は、平面的に表わすと、第２図
に示すように、３価のＧａと５価のＡ３とが格子状に結
合したものである。このような活性層（２）に、Ｇｅイ
オンを注入すると、結晶性が損なわれるが、熱処理を施
こすことにより再結晶化され、第３図に示すように、一
部のＧｅイオンがＧａの位置に置換される。Ｇｅは４価
の原子であり、Ｇａは３価の原子であるから、Ｇｅイオ
ンがＧａの位置に置換されると、電子が余り、ｎ型不純
物が生成される。このように、Ｇｅイオンの注入により
、活性層（２）のＡｕＧｅ中にｎ型不純物が生成された
Ｇｅ注入層（９）上に、ソース電極（３）及びドレイン
電極（４）を構成するＡｕＧｅとＮｉを蒸着する。熱処
理することによりＡｕＧｅのＧｅは、Ｇｅ注入層（９）
中のＧｅにより、容易にＧｅ注入層（９）中に拡散され
て合金化し、低抵抗なオーミック接合が形成され、ソー
ス電極（３）及びドレイン電極（４）が完成する。
に示すように、３価のＧａと５価のＡ３とが格子状に結
合したものである。このような活性層（２）に、Ｇｅイ
オンを注入すると、結晶性が損なわれるが、熱処理を施
こすことにより再結晶化され、第３図に示すように、一
部のＧｅイオンがＧａの位置に置換される。Ｇｅは４価
の原子であり、Ｇａは３価の原子であるから、Ｇｅイオ
ンがＧａの位置に置換されると、電子が余り、ｎ型不純
物が生成される。このように、Ｇｅイオンの注入により
、活性層（２）のＡｕＧｅ中にｎ型不純物が生成された
Ｇｅ注入層（９）上に、ソース電極（３）及びドレイン
電極（４）を構成するＡｕＧｅとＮｉを蒸着する。熱処
理することによりＡｕＧｅのＧｅは、Ｇｅ注入層（９）
中のＧｅにより、容易にＧｅ注入層（９）中に拡散され
て合金化し、低抵抗なオーミック接合が形成され、ソー
ス電極（３）及びドレイン電極（４）が完成する。
本発明によれば、Ｇｅ注入層上にソース電極及びドレイ
ン電極をオーミック接合するため、接合部の抵抗値が減
少し、発熱等のロスが発生せず、大電流のドレイン−ソ
ース電流を効率よ（流すことができる。
ン電極をオーミック接合するため、接合部の抵抗値が減
少し、発熱等のロスが発生せず、大電流のドレイン−ソ
ース電流を効率よ（流すことができる。
第１図は本発明に係るＭＥＳ ＦＥＴの断面図、第２
図は、活性層の分子構造図、第３図はＧｅ注入層の分子
構造図である。 第４図は従来のＭＥＳ ＦＥＴの断面図である。 （１） 一基板、 （２） −活性層、（３
）・−ソース電極、 （４） −ドレイン電極、（
５） −ゲート電極、 （９） −Ｇｅ注入層。 ａ Ａｓ ＡＳ 基板１ ２：ｆ）−＋牙暫
図は、活性層の分子構造図、第３図はＧｅ注入層の分子
構造図である。 第４図は従来のＭＥＳ ＦＥＴの断面図である。 （１） 一基板、 （２） −活性層、（３
）・−ソース電極、 （４） −ドレイン電極、（
５） −ゲート電極、 （９） −Ｇｅ注入層。 ａ Ａｓ ＡＳ 基板１ ２：ｆ）−＋牙暫
Claims (1)
- （１）半絶縁性の基板上にｎ型不純物を導入した活性層
に、ＡｕＧｅ・Ｎｉのソース電極及びドレイン電極をオ
ーミック接合し、前記両電極間にゲート電極をショット
キー接合した半導体装置の製造方法において、 ソース電極及びドレイン電極をオーミック接合する位置
の活性層に、Ｇｅ注入層を形成し、前記Ｇｅ注入層上に
、ソース電極及びドレイン電極をオーミック接合するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10594890A JPH043922A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10594890A JPH043922A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043922A true JPH043922A (ja) | 1992-01-08 |
Family
ID=14421068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10594890A Pending JPH043922A (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011136743A (ja) * | 2009-12-28 | 2011-07-14 | Mieko Shishido | 収納箱 |
-
1990
- 1990-04-20 JP JP10594890A patent/JPH043922A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011136743A (ja) * | 2009-12-28 | 2011-07-14 | Mieko Shishido | 収納箱 |
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