JPH03136376A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03136376A JPH03136376A JP1275417A JP27541789A JPH03136376A JP H03136376 A JPH03136376 A JP H03136376A JP 1275417 A JP1275417 A JP 1275417A JP 27541789 A JP27541789 A JP 27541789A JP H03136376 A JPH03136376 A JP H03136376A
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- mos transistor
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- H03K—PULSE TECHNIQUE
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- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0814—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit
- H03K17/08142—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches
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- H10D84/817—Combinations of field-effect devices and resistors only
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路に関し、特に高耐圧ＭＯ８ト
ランジスタにより構成される出力回路のサージ耐量を向
上させるのに適した半導体集積回路に・関する。
ランジスタにより構成される出力回路のサージ耐量を向
上させるのに適した半導体集積回路に・関する。
近年、Ｖ Ｆ Ｄ （Ｖａｃｕｕｍ Ｆｌｕｏｒｅｓｃ
ｅｎｔ Ｄｉｓｐｌａｙ蛍光表示管）等をＭＣＵ（旧ｅ
ｒｏ ＣｏｎｔｒｏｌｌｅｒＵｎｉｔ）やコントローラ
の出力で直接駆動することが多くなり、それらを駆動す
るための出力回路として高耐圧ＭＯ３ｈランジスタリス
蔵した半導体集積回路が多く使用されるようになってき
ている。
ｅｎｔ Ｄｉｓｐｌａｙ蛍光表示管）等をＭＣＵ（旧ｅ
ｒｏ ＣｏｎｔｒｏｌｌｅｒＵｎｉｔ）やコントローラ
の出力で直接駆動することが多くなり、それらを駆動す
るための出力回路として高耐圧ＭＯ３ｈランジスタリス
蔵した半導体集積回路が多く使用されるようになってき
ている。
第６図はＶＦＤを駆動するための従来の出力回路を示す
。同図に示すように、この出力回路は、高耐圧ｐチャネ
ルＭＯＳトランジスタ１と、負荷としてのプルダウン抵
抗２を備えている。ｐチャネルＭＯ５トランジスタ１は
、そのソースとバルクが一方の電源端子３に接続される
とともに、ゲートが入力端子ＩＮに接続され、ドレイン
が出力端子ＯＵＴに接続される。また、プルダウン抵抗
２が、ｐチャネルＭＯＳトランジスタ１のドレインと他
方の電源端子４の間に接続される。通常、一方の電源端
子３には高電位電源より例えば５Ｖの正電位Ｖ。０が印
加される一方、他方の電源端子４には低電位電源より例
えば−３５Ｖの負電圧Ｖ、が印加される。また、入力端
子ＩＮには、制御信号として０〜５ｖ系の電圧が印加さ
れる。そして、出力端子ＯＵＴにＶＦＤのデジットある
いはセグメントが接梗される。
。同図に示すように、この出力回路は、高耐圧ｐチャネ
ルＭＯＳトランジスタ１と、負荷としてのプルダウン抵
抗２を備えている。ｐチャネルＭＯ５トランジスタ１は
、そのソースとバルクが一方の電源端子３に接続される
とともに、ゲートが入力端子ＩＮに接続され、ドレイン
が出力端子ＯＵＴに接続される。また、プルダウン抵抗
２が、ｐチャネルＭＯＳトランジスタ１のドレインと他
方の電源端子４の間に接続される。通常、一方の電源端
子３には高電位電源より例えば５Ｖの正電位Ｖ。０が印
加される一方、他方の電源端子４には低電位電源より例
えば−３５Ｖの負電圧Ｖ、が印加される。また、入力端
子ＩＮには、制御信号として０〜５ｖ系の電圧が印加さ
れる。そして、出力端子ＯＵＴにＶＦＤのデジットある
いはセグメントが接梗される。
この出力回路において、入力端子ＩＮに“Ｈ”（５Ｖ）
の制御信号が入力されると、ｐチャネルＭＯ３トランジ
スタ１がオフし、出力端子ＯＵＴに電源端子４側の負電
位ＶＰ （−３５Ｖ）が与えられて、出力端子ＯＵＴは
“Ｌ”となる。したがって、ＶＦＤは点灯しない。一方
、入力端子ＩＮに“Ｌ” （ＯＶ）の制御信号が入力さ
れると、ｐチャネルＭＯＳトランジスタ１がオンし、出
力端子ＯＵＴに電源端子３側の正電位Ｖｃｃ（５Ｖ）が
与えられて、出力端子ＯＵＴは“Ｈ”となる。これによ
り、ＶＦＤが点灯する。
の制御信号が入力されると、ｐチャネルＭＯ３トランジ
スタ１がオフし、出力端子ＯＵＴに電源端子４側の負電
位ＶＰ （−３５Ｖ）が与えられて、出力端子ＯＵＴは
“Ｌ”となる。したがって、ＶＦＤは点灯しない。一方
、入力端子ＩＮに“Ｌ” （ＯＶ）の制御信号が入力さ
れると、ｐチャネルＭＯＳトランジスタ１がオンし、出
力端子ＯＵＴに電源端子３側の正電位Ｖｃｃ（５Ｖ）が
与えられて、出力端子ＯＵＴは“Ｈ”となる。これによ
り、ＶＦＤが点灯する。
第７図は、第６図の出力回路を実現する半導体デバイス
の概略断面図を示す。同図に示すように、ｐ 基板５の
一方の主面側にｐチャネルＭＯＳトランジスタ１のバル
クとなるｎ ウェル６が形成される。ｎ ウェル６の表
面側には、ｐチャネルＭＯＳトランジスタ１のソースと
なるＰ＋拡散領域７とドレインとなるＰ＋拡散領域８が
相互に離して設けられる。また、一方のＰ＋拡散領域７
の隣りにはｎ＋拡散領域９が設けられるとともに、他方
のＰ＋拡散領域８の隣りにはフィールド酸化膜１０を介
してプルダウン抵抗２として機能するＰ＋拡散領域１１
が形成される。さらに、ｎ−ウェル６上において、上記
２つのＰ＋拡散領域７゜８で挟まれた領域に、絶縁層１
２を介してゲート電極１３が形成される。こうして、ｎ
−ウェル６゜Ｐ＋拡散領域７．８、絶縁層１２およびゲ
ート電極１３によりｐチャネルＭＯＳトランジスタ１が
構成される。そして、ｎ 拡散領域９とＰ＋拡散領域７
が、正電位Ｖ。０の印加される一方の電源端子３に接続
されるとともに、ゲート電極１３が入力端子ＩＮに接続
される。また、Ｐ＋拡散領域８とｐ 拡散領域１１の一
端とが出力端子ＯＵＴに接続されるとともに、ｐ 拡散
領域１１の他端が、負電位Ｖ、の印加される他方の電源
端子４に接続される。この半導体装置の動作は、第６図
の出力回路で説明したように行わ′れるため、ここでは
その説明を省略する。
の概略断面図を示す。同図に示すように、ｐ 基板５の
一方の主面側にｐチャネルＭＯＳトランジスタ１のバル
クとなるｎ ウェル６が形成される。ｎ ウェル６の表
面側には、ｐチャネルＭＯＳトランジスタ１のソースと
なるＰ＋拡散領域７とドレインとなるＰ＋拡散領域８が
相互に離して設けられる。また、一方のＰ＋拡散領域７
の隣りにはｎ＋拡散領域９が設けられるとともに、他方
のＰ＋拡散領域８の隣りにはフィールド酸化膜１０を介
してプルダウン抵抗２として機能するＰ＋拡散領域１１
が形成される。さらに、ｎ−ウェル６上において、上記
２つのＰ＋拡散領域７゜８で挟まれた領域に、絶縁層１
２を介してゲート電極１３が形成される。こうして、ｎ
−ウェル６゜Ｐ＋拡散領域７．８、絶縁層１２およびゲ
ート電極１３によりｐチャネルＭＯＳトランジスタ１が
構成される。そして、ｎ 拡散領域９とＰ＋拡散領域７
が、正電位Ｖ。０の印加される一方の電源端子３に接続
されるとともに、ゲート電極１３が入力端子ＩＮに接続
される。また、Ｐ＋拡散領域８とｐ 拡散領域１１の一
端とが出力端子ＯＵＴに接続されるとともに、ｐ 拡散
領域１１の他端が、負電位Ｖ、の印加される他方の電源
端子４に接続される。この半導体装置の動作は、第６図
の出力回路で説明したように行わ′れるため、ここでは
その説明を省略する。
なお、第７図においては、説明の便宜上、高耐圧ｐチャ
ネルＭ ＯＳ ”トランジスタ１を通常のトランジスタ
の構造で示しているが、高耐圧構造としては二重拡散法
など種々の技術が従来より知られており、実際のデバイ
スにおいてはそのような高耐圧構造が適宜選択して使用
される。もっとも、耐圧の点を除けば、高耐圧構造と通
常構造の間でｐチャネルＭＯ８トランジスタ１の動作に
本質的な相違が認められないため、ここでは第７図に示
す通常構造のデバイスを用いて以下説明する。
ネルＭ ＯＳ ”トランジスタ１を通常のトランジスタ
の構造で示しているが、高耐圧構造としては二重拡散法
など種々の技術が従来より知られており、実際のデバイ
スにおいてはそのような高耐圧構造が適宜選択して使用
される。もっとも、耐圧の点を除けば、高耐圧構造と通
常構造の間でｐチャネルＭＯ８トランジスタ１の動作に
本質的な相違が認められないため、ここでは第７図に示
す通常構造のデバイスを用いて以下説明する。
従来の半導体集積回路は、以上のように構成されており
、第７図から分るように、出力端子ＯＵＴと正電位Ｖ。
、第７図から分るように、出力端子ＯＵＴと正電位Ｖ。
０の印加される電源端子３との間に、ｐ 拡散領域８と
ｎ″″″ウエル６−ｎ接合による寄生ダイオード１４（
第６図参照）が形成される。このため、以下に述べるよ
うなサージ対策を考慮する必要が生じる。
ｎ″″″ウエル６−ｎ接合による寄生ダイオード１４（
第６図参照）が形成される。このため、以下に述べるよ
うなサージ対策を考慮する必要が生じる。
いま、出力端子ＯＵＴに（＋）サージか与えられた場合
を考える。この場合、サージ電流は、出力端子０ＵＴ−
寄生ダイオード１４（Ｐ＋拡散領域８→ｎ−ウェル６→
ｎ＋拡散領域９）→電源端子３の経路で抜けるため、大
きなサージ耐量が確保される。
を考える。この場合、サージ電流は、出力端子０ＵＴ−
寄生ダイオード１４（Ｐ＋拡散領域８→ｎ−ウェル６→
ｎ＋拡散領域９）→電源端子３の経路で抜けるため、大
きなサージ耐量が確保される。
次に、出力端子ＯＵＴに（−）サージが与えられた場合
を考える。このとき、ｎチャネルＭＯＳトランジスタ１
がオンしていると、サージ電流は、電源端子３→ＭＯＳ
ｈランジスタ１→出力端子ＯＵＴの経路で抜けるため、
問題はない。しかしながら、ｎチャネルＭＯＳトランジ
スタ１がオフしていると、プルダウン抵抗２のインピー
ダンスは消費電力を下げるために通常数十にΩと高く設
定されているため、サージ電流が抜ける電路が無くなる
。その結果、ｎチャネルＭＯＳトランジスタ１がブレー
クダウンし、サージ電流は、電源端子３→ＭＯ３）ラン
ジメタ１→出力端子ＯＵＴの電路で抜けることになる。
を考える。このとき、ｎチャネルＭＯＳトランジスタ１
がオンしていると、サージ電流は、電源端子３→ＭＯＳ
ｈランジスタ１→出力端子ＯＵＴの経路で抜けるため、
問題はない。しかしながら、ｎチャネルＭＯＳトランジ
スタ１がオフしていると、プルダウン抵抗２のインピー
ダンスは消費電力を下げるために通常数十にΩと高く設
定されているため、サージ電流が抜ける電路が無くなる
。その結果、ｎチャネルＭＯＳトランジスタ１がブレー
クダウンし、サージ電流は、電源端子３→ＭＯ３）ラン
ジメタ１→出力端子ＯＵＴの電路で抜けることになる。
そのため、この半導体デバイスでは、（−）サージに対
して、非常に弱い破壊耐量になってしまう。
して、非常に弱い破壊耐量になってしまう。
なお、例えばｎ ウェル６内にｐ−ｎダイオードを新た
に形成し、上記サージ電流を出力嵯子ＯＵＴからそのｐ
−ｎダイオードを介し電流端子４に抜くように構成する
ことも考えられる。しかしながら、ｐ−基板５はトラン
ジスタの動作を安定させるためにＧＮＤ電位に接続され
ており、ｎウェル６をＧＮＤ以下の電位にできないため
、上記ｐ−ｎダイオードを形成するようなことはできな
い。
に形成し、上記サージ電流を出力嵯子ＯＵＴからそのｐ
−ｎダイオードを介し電流端子４に抜くように構成する
ことも考えられる。しかしながら、ｐ−基板５はトラン
ジスタの動作を安定させるためにＧＮＤ電位に接続され
ており、ｎウェル６をＧＮＤ以下の電位にできないため
、上記ｐ−ｎダイオードを形成するようなことはできな
い。
そこで、従来はｎチャネルＭＯＳトランジスタ１のゲー
ト幅を広げ、トランジスタ動作により発生する熱を分散
させるようにして、サージ耐量を高めている。
ト幅を広げ、トランジスタ動作により発生する熱を分散
させるようにして、サージ耐量を高めている。
第８図は、コンデンサチャージ法を利用した一般的なサ
ージ耐量測定回路を示す。この測定回路では、まず同図
に示すように、スイッチ１５を一方の切換接点１５ａ側
に切換えて電源１６の電圧をキャパシタ１７に印加し、
キャパシタ１７を充電する。その後、スイッチ１５を他
方の切換接点１５ｂ側に切換えてキャパシタ１７の電荷
を抵抗１８を介しデバイス１９に放電させ、デバイス１
９の破壊状態を調べる。こうして、上記キャパシタ１７
に印加される電圧を順次変化させながらそのときのデバ
イス１９の破壊状態を調べることにより、デバイス１９
の破壊耐量を検出できる。
ージ耐量測定回路を示す。この測定回路では、まず同図
に示すように、スイッチ１５を一方の切換接点１５ａ側
に切換えて電源１６の電圧をキャパシタ１７に印加し、
キャパシタ１７を充電する。その後、スイッチ１５を他
方の切換接点１５ｂ側に切換えてキャパシタ１７の電荷
を抵抗１８を介しデバイス１９に放電させ、デバイス１
９の破壊状態を調べる。こうして、上記キャパシタ１７
に印加される電圧を順次変化させながらそのときのデバ
イス１９の破壊状態を調べることにより、デバイス１９
の破壊耐量を検出できる。
実際に、第８図に示される測定回路において、キャパシ
タ１７の容量をＣ−２０ｈＦ、抵抗１８の抵抗値をＲ−
０Ωに設定し、第６図に示される出力回路の破壊耐量を
測定したところ、第９図に示す結果が得られた。同図に
おいて、縦軸は破壊電圧を示し、横軸はｐチャネルＭＯ
Ｓトランジスタ１のゲート幅を表わしている。同図から
分るように、ゲート幅を大きくするとサージ耐量が増大
する。トランジスタサイズは、ゲート幅に比例して大き
くなるため、大きなサージ耐量を得るには大きなトラン
ジスタサイズが必要になる。例えば、サージ耐量として
一３００Ｖを確保するには、ゲート幅が２０００μｍと
いう非常に大きなトランジスタサイズが必要になる。ま
た、ゲート幅を広げるとそれに伴いトランジスタを流れ
る電流が増大するが、通常ＶＦＤのセグメントドライブ
等では数ｍＡ程度の電流しか必要でなく、電流の増加分
は利用されずに°無駄に消費されることになる。
タ１７の容量をＣ−２０ｈＦ、抵抗１８の抵抗値をＲ−
０Ωに設定し、第６図に示される出力回路の破壊耐量を
測定したところ、第９図に示す結果が得られた。同図に
おいて、縦軸は破壊電圧を示し、横軸はｐチャネルＭＯ
Ｓトランジスタ１のゲート幅を表わしている。同図から
分るように、ゲート幅を大きくするとサージ耐量が増大
する。トランジスタサイズは、ゲート幅に比例して大き
くなるため、大きなサージ耐量を得るには大きなトラン
ジスタサイズが必要になる。例えば、サージ耐量として
一３００Ｖを確保するには、ゲート幅が２０００μｍと
いう非常に大きなトランジスタサイズが必要になる。ま
た、ゲート幅を広げるとそれに伴いトランジスタを流れ
る電流が増大するが、通常ＶＦＤのセグメントドライブ
等では数ｍＡ程度の電流しか必要でなく、電流の増加分
は利用されずに°無駄に消費されることになる。
この発明は、上記問題を解決するためになされたもので
、チップサイズを大形化することなくサージ耐量を向上
でき、しかも通常動作に支障をきたさない半導体集積回
路を提供することを目的とする。
、チップサイズを大形化することなくサージ耐量を向上
でき、しかも通常動作に支障をきたさない半導体集積回
路を提供することを目的とする。
この発明の第１の態様としての半導体集積回路は、上記
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが高電位電源に接続されると
ともに制御電極が前記入力端子に接続された第１のｐチ
ャネルＭＯＳトランジスタと、前記第１のｐチャネルＭ
ＯＳトランジスタの他方電極と低電位電源との間に接続
された負荷と、前記第１のｐチャネルＭＯＳトランジス
タの他方電極に、接続された出力端子と、一方電極と制
御電極が前記出力端子に接続されるとともに他方電極が
前記低電位電源に接続されてバルクが前記高電位電源に
接続された第２のｐチャネルＭＯＳトランジスタとを備
える。
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが高電位電源に接続されると
ともに制御電極が前記入力端子に接続された第１のｐチ
ャネルＭＯＳトランジスタと、前記第１のｐチャネルＭ
ＯＳトランジスタの他方電極と低電位電源との間に接続
された負荷と、前記第１のｐチャネルＭＯＳトランジス
タの他方電極に、接続された出力端子と、一方電極と制
御電極が前記出力端子に接続されるとともに他方電極が
前記低電位電源に接続されてバルクが前記高電位電源に
接続された第２のｐチャネルＭＯＳトランジスタとを備
える。
この発明の第２の態様としての半導体集積回路は、上記
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが低電位電源に接続されると
ともに制御電極が前記入力端子に接続された第１のｎチ
ャネルＭＯＳトランジスタと、前記第１のｎチャネルＭ
ＯＳトランジスタの他方電極と高電位電源との間に接続
された負荷と、前記第１のｎチャネルＭＯＳトランジス
タの他方電極と接続された出力端子と、一方電極と制御
電極が前記出力端子に接続されるとともに他方電極が前
記高電位電源に接続されてバルクが前記低電位電源に接
続された第２のｎチャネルＭＯＳトランジスタとを備え
る。
目的を達成するために、制御信号を入力するための入力
端子と、一方電極とバルクが低電位電源に接続されると
ともに制御電極が前記入力端子に接続された第１のｎチ
ャネルＭＯＳトランジスタと、前記第１のｎチャネルＭ
ＯＳトランジスタの他方電極と高電位電源との間に接続
された負荷と、前記第１のｎチャネルＭＯＳトランジス
タの他方電極と接続された出力端子と、一方電極と制御
電極が前記出力端子に接続されるとともに他方電極が前
記高電位電源に接続されてバルクが前記低電位電源に接
続された第２のｎチャネルＭＯＳトランジスタとを備え
る。
第１の態様の半導体集積回路によれば、出力端子に（−
）サージが印加された時のみ第２のｐチャネルＭＯ５Ｌ
ランジスタがオンし、サージ電流が低電位電源より第２
のｎチャネルＭＯＳトランジスタを介し出力端子に抜け
てサージ耐量を向上できる。その他の状態では、第２の
ｎチャネルＭＯＳトランジスタが常にオフ状態にあって
、回路本来の通常動作が保障される。
）サージが印加された時のみ第２のｐチャネルＭＯ５Ｌ
ランジスタがオンし、サージ電流が低電位電源より第２
のｎチャネルＭＯＳトランジスタを介し出力端子に抜け
てサージ耐量を向上できる。その他の状態では、第２の
ｎチャネルＭＯＳトランジスタが常にオフ状態にあって
、回路本来の通常動作が保障される。
また、第２の態様の半導体集積回路によれば、出力端子
に（＋）サージが印加された時のみ第２のｎチャネルＭ
ＯＳトランジスタがオンし、サージ電流が出力端子より
第２のｎチャネルＭＯＳトランジスタを介し高電位電源
側に抜けてサージ耐量を向上できる。その他の状態では
、第２のｎチャネルＭＯＳトランジスタが常にオフ状態
にあって、回路本来の通常動作が保障される。
に（＋）サージが印加された時のみ第２のｎチャネルＭ
ＯＳトランジスタがオンし、サージ電流が出力端子より
第２のｎチャネルＭＯＳトランジスタを介し高電位電源
側に抜けてサージ耐量を向上できる。その他の状態では
、第２のｎチャネルＭＯＳトランジスタが常にオフ状態
にあって、回路本来の通常動作が保障される。
第１図は、ＶＦＤドライバ用の出力回路として構成され
たこの発明の一実施例である半導体集積回路を示す。同
図に示すように、この出力回路では、出力端子ＯＵＴと
、負電位■ が印加される電源端子４との間に、別の高
耐圧ｎチャネルＭＯＳトランジスタ２０がさらに接続さ
れる。すなわち、ｎチャネルＭＯＳトランジスタ２０の
ドレインとゲートが出力端子ＯＵＴに接続されるととも
に、ソースが電源端子４に接続され、バルクが正電位Ｖ
。０の印加される電源端子３に接続される。
たこの発明の一実施例である半導体集積回路を示す。同
図に示すように、この出力回路では、出力端子ＯＵＴと
、負電位■ が印加される電源端子４との間に、別の高
耐圧ｎチャネルＭＯＳトランジスタ２０がさらに接続さ
れる。すなわち、ｎチャネルＭＯＳトランジスタ２０の
ドレインとゲートが出力端子ＯＵＴに接続されるととも
に、ソースが電源端子４に接続され、バルクが正電位Ｖ
。０の印加される電源端子３に接続される。
その他の構成は、第６図の出力回路と同一であるため、
同一部分に同一符号を付してその説明を省略する。
同一部分に同一符号を付してその説明を省略する。
第２図は、第１図の出力回路を実現する半導体デバイス
の概略断面図を示す。同図に示すように、ｐ 基板５の
一方の主面側に、ｎ−ウェル６に隣接するようにしてｐ
チャネルＭＯＳトランジスタ２０のバルクとなる別のｎ
ウェル２１が形成される。ｎ ウェル２１の表面側に
はｎチャネルＭＯＳトランジスタ２０のドレインとなる
ｐ 拡散領域２２とソースとなるｐ＋拡散領域２３が相
互に離して設けられる。また、ｐ′″拡散領域２３の隣
りにはフィールド酸化膜１０を介してｎ 拡散領域２４
が設けられる。さらに、ｎ ウェル２１上において、上
記２つのｐ 拡散領域２２．２３で挟まれた領域に、絶
縁層２５を介してゲート電極２６が形成される。こうし
て、ｎ クーエル２１ｐ＋拡散領域２２．２３．絶縁層
２５およびゲート電極２６によりｐチャネルＭＯＳトラ
ンジスタ２０が構成される。そして、一方のｐ 拡散領
域２２とゲート電極２６が出力端子ＯＵＴに接続される
とともに、他方のｐ＋拡散領域２３が電源端子４に接続
される。また、ｎ＋拡散領域２４が電源端子３に接続さ
れる。なお、第２図から分るように、出力端子ＯＵＴと
電源端子３の間に、ｐ＋拡散領域２２とｎ ウェル２１
のＩ） ｎ １１ 合１：： ヨる寄生ダイオード１
４（第１図参照）が形成されるとともに、電源端子４と
電源端子３の間に、ｐ＋拡散領域２３とｎ ウェル２１
のｐ−ｎ接合による寄生ダイオード２７（第１図参照）
が形成される。
の概略断面図を示す。同図に示すように、ｐ 基板５の
一方の主面側に、ｎ−ウェル６に隣接するようにしてｐ
チャネルＭＯＳトランジスタ２０のバルクとなる別のｎ
ウェル２１が形成される。ｎ ウェル２１の表面側に
はｎチャネルＭＯＳトランジスタ２０のドレインとなる
ｐ 拡散領域２２とソースとなるｐ＋拡散領域２３が相
互に離して設けられる。また、ｐ′″拡散領域２３の隣
りにはフィールド酸化膜１０を介してｎ 拡散領域２４
が設けられる。さらに、ｎ ウェル２１上において、上
記２つのｐ 拡散領域２２．２３で挟まれた領域に、絶
縁層２５を介してゲート電極２６が形成される。こうし
て、ｎ クーエル２１ｐ＋拡散領域２２．２３．絶縁層
２５およびゲート電極２６によりｐチャネルＭＯＳトラ
ンジスタ２０が構成される。そして、一方のｐ 拡散領
域２２とゲート電極２６が出力端子ＯＵＴに接続される
とともに、他方のｐ＋拡散領域２３が電源端子４に接続
される。また、ｎ＋拡散領域２４が電源端子３に接続さ
れる。なお、第２図から分るように、出力端子ＯＵＴと
電源端子３の間に、ｐ＋拡散領域２２とｎ ウェル２１
のＩ） ｎ １１ 合１：： ヨる寄生ダイオード１
４（第１図参照）が形成されるとともに、電源端子４と
電源端子３の間に、ｐ＋拡散領域２３とｎ ウェル２１
のｐ−ｎ接合による寄生ダイオード２７（第１図参照）
が形成される。
なお、第２図においては、説明の便宜上、高耐圧ｐチャ
ネルトランジスタ１，２０をそれぞれ通常のトランジス
タ構造で示しているが、高耐圧構造としては二重拡散法
など種々の技術が従来より知られており、実際のデバイ
スにおいてはそのような高耐圧構造が適宜選択して使用
される。例えば、二重拡散法により高耐圧構造を実現す
る場合には、第３図に示すように、ｐチャネルＭＯＳト
ランジスタ１のソースをｐ−拡散領域７ａとｐ＋拡散領
域７ｂの二重拡散構造に仕上げる一方、ドレインを同じ
くｐ−拡散領域８ａとｐ＋拡散領域８ｂの二重拡散構造
に仕上げる。また、ｎ＋拡散領域９をフィールド酸化膜
１０を介し上記ソースから離すようにして形成する。他
のｎチャネルＭＯＳトランジスタ２０についても、上記
と同様にそのソースとドレインをそれぞれ二重拡散′法
により形成する。もっとも、耐圧の点を除けば高耐圧構
造と通常構造との間でｐチャネルＭＯＳトランジスタ１
．２０の動作に本質的な相違が認められないため、ここ
では第２図に示す通常構造のデバイスを用いて以下に説
明する。
ネルトランジスタ１，２０をそれぞれ通常のトランジス
タ構造で示しているが、高耐圧構造としては二重拡散法
など種々の技術が従来より知られており、実際のデバイ
スにおいてはそのような高耐圧構造が適宜選択して使用
される。例えば、二重拡散法により高耐圧構造を実現す
る場合には、第３図に示すように、ｐチャネルＭＯＳト
ランジスタ１のソースをｐ−拡散領域７ａとｐ＋拡散領
域７ｂの二重拡散構造に仕上げる一方、ドレインを同じ
くｐ−拡散領域８ａとｐ＋拡散領域８ｂの二重拡散構造
に仕上げる。また、ｎ＋拡散領域９をフィールド酸化膜
１０を介し上記ソースから離すようにして形成する。他
のｎチャネルＭＯＳトランジスタ２０についても、上記
と同様にそのソースとドレインをそれぞれ二重拡散′法
により形成する。もっとも、耐圧の点を除けば高耐圧構
造と通常構造との間でｐチャネルＭＯＳトランジスタ１
．２０の動作に本質的な相違が認められないため、ここ
では第２図に示す通常構造のデバイスを用いて以下に説
明する。
上記出力回路の動作は次のとおりである。まず、通常動
作時において、入力端子ＩＮに“Ｌ”の制御信号が入力
されたときは、ｐチャネルＭＯ８トランジスタ１がオン
して出力端子ＯＵＴが“Ｈ″＜ ｖ ｃｃ ＝ ５ ”
）の電位となる一方、入力端子ＩＮに“Ｈ“の制御信
号が入力されたときは、ｐチャネルＭＯＳトランジスタ
１がオフして出力端子ＯＵＴが’Ｌ” （ＶＰ−−３
５Ｖ）（７）電位となる。
作時において、入力端子ＩＮに“Ｌ”の制御信号が入力
されたときは、ｐチャネルＭＯ８トランジスタ１がオン
して出力端子ＯＵＴが“Ｈ″＜ ｖ ｃｃ ＝ ５ ”
）の電位となる一方、入力端子ＩＮに“Ｈ“の制御信
号が入力されたときは、ｐチャネルＭＯＳトランジスタ
１がオフして出力端子ＯＵＴが’Ｌ” （ＶＰ−−３
５Ｖ）（７）電位となる。
このように、通常動作時には、出力端子ＯＵＴはＶｏ、
（５Ｖ） 〜Ｖ、（−３５Ｖ）の間の電位を取り、ｐチ
ャネルＭＯ８トランジスタ２ｏはソースに比ベゲートが
高電位もしくは同電位にあるため、オフ状態を続ける。
（５Ｖ） 〜Ｖ、（−３５Ｖ）の間の電位を取り、ｐチ
ャネルＭＯ８トランジスタ２ｏはソースに比ベゲートが
高電位もしくは同電位にあるため、オフ状態を続ける。
この場合、ｎチャネルＭＯＳトランジスタ２０は、ｐチ
ャネルＭＯ３トランジスタ１と同様、既述した二重拡散
法等による高耐圧構造を採用しているため、充分な耐圧
を有し、通常動作に悪影響を及ぼすことはない。
ャネルＭＯ３トランジスタ１と同様、既述した二重拡散
法等による高耐圧構造を採用しているため、充分な耐圧
を有し、通常動作に悪影響を及ぼすことはない。
また、出力端子ＯＵＴに（＋）サージが印加された場合
もｐチャネル￥ｏｓトランジスタ２ｏはオフ状態を続け
るが、サージ電流は、出力端子０ＵＴ＝寄生ダイオード
１４（ｐ＋拡散領域８−ｎ−ウェル５−ｈ （１＋拡散
領域９およびｐ＋拡散領域２２−ｎ−ウェル２１−ｎ
拡散領域２４）−電源端子３の経路で抜けるため、大き
なサージ耐量が確保される。
もｐチャネル￥ｏｓトランジスタ２ｏはオフ状態を続け
るが、サージ電流は、出力端子０ＵＴ＝寄生ダイオード
１４（ｐ＋拡散領域８−ｎ−ウェル５−ｈ （１＋拡散
領域９およびｐ＋拡散領域２２−ｎ−ウェル２１−ｎ
拡散領域２４）−電源端子３の経路で抜けるため、大き
なサージ耐量が確保される。
一方、出力端子ＯＵＴに（−）サージが印加された場合
には、サージ電圧値は負電位Ｖｐに比べ充分低い値とな
る。これにより、ｎチャネルＭＯＳトランジスタ２０は
、ゲートの電圧がソースの電圧よりも低くなるのでオン
状態となり、サージ電流は電源端子４→ｐチャネルＭＯ
ｓトランジスタ２０→出力端子ＯＵＴの経路で抜けるこ
とになる。その結果、ｐチャネルＭＯＳトランジスタ１
は破壊モードに至らず、（−）サージに対するサージ耐
量が高くなる。
には、サージ電圧値は負電位Ｖｐに比べ充分低い値とな
る。これにより、ｎチャネルＭＯＳトランジスタ２０は
、ゲートの電圧がソースの電圧よりも低くなるのでオン
状態となり、サージ電流は電源端子４→ｐチャネルＭＯ
ｓトランジスタ２０→出力端子ＯＵＴの経路で抜けるこ
とになる。その結果、ｐチャネルＭＯＳトランジスタ１
は破壊モードに至らず、（−）サージに対するサージ耐
量が高くなる。
このように、ｎチャネルＭＯＳトランジスタ２０を付加
することにより、通常動作に悪影響を与えずにサージ耐
量を高めることができ、従来のようにサージ対策のため
にｐチャネルＭＯ８トランジスタ１のゲート幅を広げる
必要がなくなるため、チップサイズを小型化できる。
することにより、通常動作に悪影響を与えずにサージ耐
量を高めることができ、従来のようにサージ対策のため
にｐチャネルＭＯ８トランジスタ１のゲート幅を広げる
必要がなくなるため、チップサイズを小型化できる。
第４図はＶＦＤドライバ用の出力回路として構成された
この発明の他の実施例である半導体集積回路を示す。
この発明の他の実施例である半導体集積回路を示す。
同図に示すように、この出力回路では、一方の電源端子
３に高電位電源より高電圧ｖ１１が印加される一方、他
方の電源端子４がＧＮＤ （低電位電源）に接続される
。また、出力トランジスタとして高耐圧ｎチャネルＭＯ
Ｓトランジスタ２８が用いられるとともに、サージ電流
を逃がすためのトランジスタとして高耐圧ｎチャネルＭ
ＯＳトランジスタ２９が使用される。そして、ｎチャネ
ルＭＯＳトランジスタ２８が電源端子４と出力端子ＯＵ
Ｔの間に接続される一方、ｎチャネルＭＯＳトランジス
タ２９およびプルダウン抵抗２が電源端子３と出力端子
ＯＵＴの間にそれぞれ接続される。
３に高電位電源より高電圧ｖ１１が印加される一方、他
方の電源端子４がＧＮＤ （低電位電源）に接続される
。また、出力トランジスタとして高耐圧ｎチャネルＭＯ
Ｓトランジスタ２８が用いられるとともに、サージ電流
を逃がすためのトランジスタとして高耐圧ｎチャネルＭ
ＯＳトランジスタ２９が使用される。そして、ｎチャネ
ルＭＯＳトランジスタ２８が電源端子４と出力端子ＯＵ
Ｔの間に接続される一方、ｎチャネルＭＯＳトランジス
タ２９およびプルダウン抵抗２が電源端子３と出力端子
ＯＵＴの間にそれぞれ接続される。
その他の構成は、第１図の出力回路と同一であるため、
同一または相当部分に部分に同一符号を付してその説明
を省略する。
同一または相当部分に部分に同一符号を付してその説明
を省略する。
第５図は、第４図の出力回路を実現する半導体デバイス
の概略断面図を示す。この半導体デバイスは、第２図の
半導体デバイスに比べてｐ−ｎの極性が反転しており、
また電源端子３．４が相互に入れ替わっている。その他
の構成は、第２図のそれと同一であるため、同二又は相
当部分に同一符号を付してその説明を省略する。この場
合、ｐ ウェル６とｎ 拡散領域８のｐ−ｎ接合および
ｐ−ウェル２１とｎ＋拡散領域２２のｐ−ｎ接合により
寄生ダイオード３０（第４図参照）が形成され、ｐ−ウ
ェル２１とｎ＋拡散領域２３のｐ−ｎ接合により寄生ダ
イオード３１（第４図参照）が形成される。
の概略断面図を示す。この半導体デバイスは、第２図の
半導体デバイスに比べてｐ−ｎの極性が反転しており、
また電源端子３．４が相互に入れ替わっている。その他
の構成は、第２図のそれと同一であるため、同二又は相
当部分に同一符号を付してその説明を省略する。この場
合、ｐ ウェル６とｎ 拡散領域８のｐ−ｎ接合および
ｐ−ウェル２１とｎ＋拡散領域２２のｐ−ｎ接合により
寄生ダイオード３０（第４図参照）が形成され、ｐ−ウ
ェル２１とｎ＋拡散領域２３のｐ−ｎ接合により寄生ダ
イオード３１（第４図参照）が形成される。
上記出力回路の動作は次のとおりである。ます、通常動
作時において、入力端子ＩＮに“Ｈ”の制御信号が入力
されたときは、ｎチャネルＭＯＳトランジスタ２８がオ
ンして出力端子ＯＵＴが“Ｌ“（ＧＮＤ電位）となる一
方、入力端子ＩＮに“Ｌ”の制御信号が人力されたとき
は、ｎチャネルＭＯＳトランジスタ２８がオフして出力
端子ＯＵＴが“Ｈ” （Ｖ、、）の電位となる。このよ
うに、通常動作時には、出力端子ＯＵＴはＧ Ｎ Ｄ
−Ｖ 、、の間の電位をとり、ｎチャネルＭＯＳトラン
ジスタ２９はソースに比ベケートか低電位もしくは同電
位にあるため、オフ状態を続ける。したがって、ｎチャ
ネルＭＯＳトランジスタ２つが通常動作に悪影響を及は
すことはない。
作時において、入力端子ＩＮに“Ｈ”の制御信号が入力
されたときは、ｎチャネルＭＯＳトランジスタ２８がオ
ンして出力端子ＯＵＴが“Ｌ“（ＧＮＤ電位）となる一
方、入力端子ＩＮに“Ｌ”の制御信号が人力されたとき
は、ｎチャネルＭＯＳトランジスタ２８がオフして出力
端子ＯＵＴが“Ｈ” （Ｖ、、）の電位となる。このよ
うに、通常動作時には、出力端子ＯＵＴはＧ Ｎ Ｄ
−Ｖ 、、の間の電位をとり、ｎチャネルＭＯＳトラン
ジスタ２９はソースに比ベケートか低電位もしくは同電
位にあるため、オフ状態を続ける。したがって、ｎチャ
ネルＭＯＳトランジスタ２つが通常動作に悪影響を及は
すことはない。
また、出力端子ＯＵＴに（−）サージが印加された場合
もｎチャネルＭＯ３トランジスタ２９はオフ状態を続け
るが、サージ電流は、電源端子゛４−寄生ダイオード３
〇−出力端子ＯＵＴの経路で抜けるため、大きなサージ
耐ｍが確保される。
もｎチャネルＭＯ３トランジスタ２９はオフ状態を続け
るが、サージ電流は、電源端子゛４−寄生ダイオード３
〇−出力端子ＯＵＴの経路で抜けるため、大きなサージ
耐ｍが確保される。
一方、出力端子ＯＵＴに（＋）サージが印加された場合
は、仮にｎチャネルＭＯＳトランジスタ２９がなければ
、ｎチャネルＭＯＳトランジスタ２８のブレークダウン
によってサージ電流が抜けるため、サージ耐量は低くな
る。しかしながら、この実施例では、ｎチャネルＭＯＳ
トランジスタ２つを設けているため、（＋）サージが印
加されると、ｎチャネルＭＯＳトランジスタ２つはソー
スに比ベゲートが高電位となってオン状態になる。
は、仮にｎチャネルＭＯＳトランジスタ２９がなければ
、ｎチャネルＭＯＳトランジスタ２８のブレークダウン
によってサージ電流が抜けるため、サージ耐量は低くな
る。しかしながら、この実施例では、ｎチャネルＭＯＳ
トランジスタ２つを設けているため、（＋）サージが印
加されると、ｎチャネルＭＯＳトランジスタ２つはソー
スに比ベゲートが高電位となってオン状態になる。
これにより、サージ電流が、出力端子ＯＵ Ｔ −１−
ｎチャネルＭＯＳトランジスタ２つ一電源端子３の経路
で抜けるため、ｎチャネルＭＯＳトランジスタ２８は破
壊モードに至らず、（＋）サージに対するサージ耐量が
高くなる。
ｎチャネルＭＯＳトランジスタ２つ一電源端子３の経路
で抜けるため、ｎチャネルＭＯＳトランジスタ２８は破
壊モードに至らず、（＋）サージに対するサージ耐量が
高くなる。
しかも、第１図および第４図に示すＭＯＳトランジスタ
２０．２９は、いずれもオン状態でサージ電流を抜くた
め、オン抵抗値か低く、トランジスタサイズをさほど大
きくしなくてもサージ電流を充分に抜くことができる。
２０．２９は、いずれもオン状態でサージ電流を抜くた
め、オン抵抗値か低く、トランジスタサイズをさほど大
きくしなくてもサージ電流を充分に抜くことができる。
なお、上記実施例では、抵抗２により負荷を構成してい
るが、この負荷は、例えばリレー等の抵抗以外の負荷で
ももちろんよい。
るが、この負荷は、例えばリレー等の抵抗以外の負荷で
ももちろんよい。
また、上記実施例では、蛍光表示管のドライバ用の出力
回路として説明したが、この発明はプラズマデイスプレ
ィのドライバ等、百Ｖ以上の高耐圧性能が要求される出
力回路にも応用できる。
回路として説明したが、この発明はプラズマデイスプレ
ィのドライバ等、百Ｖ以上の高耐圧性能が要求される出
力回路にも応用できる。
また、この発明は、ＣＭ ＯＳ 、 ｐ Ｍ ＯＳ
、 ｎ ＭＯ３Ｂｉ−ＣＭＯ３等、ＭＯＳトランジス
タを含む全てのウェハプロセスに適用できることは言う
までもない。
、 ｎ ＭＯ３Ｂｉ−ＣＭＯ３等、ＭＯＳトランジス
タを含む全てのウェハプロセスに適用できることは言う
までもない。
請求項１記載の半導体集積回路によれば、（−）サージ
が印加された時のみ動作する第２のｐチャネルＭＯＳト
ランジスタをサージ保護に利用し、通常動作において何
ら悪影響を与えずにサージ耐量を高めることができる。
が印加された時のみ動作する第２のｐチャネルＭＯＳト
ランジスタをサージ保護に利用し、通常動作において何
ら悪影響を与えずにサージ耐量を高めることができる。
これにより出力トランジスタとして機能する第１のｐチ
ャネルＭＯ３トランジスタのゲート幅を大きくする必要
がなくなり、チップサイズをかなり小さくできる。
ャネルＭＯ３トランジスタのゲート幅を大きくする必要
がなくなり、チップサイズをかなり小さくできる。
また、請求項２記載の半導体集積回路によれば、（＋）
サージが印加された時のみ動作する第２のｎチャネルＭ
Ｏ９トランジスタをサージ保護に利用し、通常動作にお
いて何ら影響を与えずにサージ耐量を高めることができ
る。これにより、出力トランジスタとして機能する第１
のｎチャネルＭＯＳトランジスタのゲート幅を大きくす
る必要がなくなり、チップサイズをかなり小さくてきる
。
サージが印加された時のみ動作する第２のｎチャネルＭ
Ｏ９トランジスタをサージ保護に利用し、通常動作にお
いて何ら影響を与えずにサージ耐量を高めることができ
る。これにより、出力トランジスタとして機能する第１
のｎチャネルＭＯＳトランジスタのゲート幅を大きくす
る必要がなくなり、チップサイズをかなり小さくてきる
。
第１図はこの発明の一実施例である半導体集積回路を示
す図、第２図は第１図の回路を実現する半導体デバイス
の概略断面図、第３図は高耐圧構造の一例を示す半導体
デバイスの要部断面図、第４図はこの発明の他の実施例
である半導体集積回路を示す図、第５図は第４図の回路
を実現する半導体デバイスの概略断面図、第６図はＶＦ
Ｄを駆動するための従来の出力回路を示す図、第７図は
第６図の回路を実現する半導体デバイスの概略断面図、
第８図はサージ耐量測定回路を示す図、第９図はＭＯＳ
トランジスタのゲート幅と破壊電圧の関係を示す図であ
る。 図において、１．２０はｐチャネルＭＯＳトランジスタ
、２はプルダウン抵抗、３．４は電源端子、２８．２９
はｎチャネルＭＯＳトランジスタ、ＩＮは入力端子、Ｏ
ＵＴは出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
す図、第２図は第１図の回路を実現する半導体デバイス
の概略断面図、第３図は高耐圧構造の一例を示す半導体
デバイスの要部断面図、第４図はこの発明の他の実施例
である半導体集積回路を示す図、第５図は第４図の回路
を実現する半導体デバイスの概略断面図、第６図はＶＦ
Ｄを駆動するための従来の出力回路を示す図、第７図は
第６図の回路を実現する半導体デバイスの概略断面図、
第８図はサージ耐量測定回路を示す図、第９図はＭＯＳ
トランジスタのゲート幅と破壊電圧の関係を示す図であ
る。 図において、１．２０はｐチャネルＭＯＳトランジスタ
、２はプルダウン抵抗、３．４は電源端子、２８．２９
はｎチャネルＭＯＳトランジスタ、ＩＮは入力端子、Ｏ
ＵＴは出力端子である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）制御信号を入力するための入力端子と、一方電極
とバルクが高電位電源に接続されるとともに、制御電極
が前記入力端子に接続された第１のｐチャネルＭＯＳト
ランジスタと、 前記第１のｐチャネルＭＯＳトランジスタの他方電極と
低電位電源との間に接続された負荷と、前記第１のｐチ
ャネルＭＯＳトランジスタの他方電極に接続された出力
端子と、 一方電極と制御電極が前記出力端子に接続されるととも
に他方電極が前記低電位電源に接続されてバルクが前記
高電位電源に接続された第２のｐチャネルＭＯＳトラン
ジスタとを備えた半導体集積回路。 - （２）制御信号を入力するための入力端子と、一方電極
とバルクが低電位電源に接続されるとともに、制御電極
が前記入力端子に接続された第１のｎチャネルＭＯＳト
ランジスタと、 前記第１のｎチャネルＭＯＳトランジスタの他方電極と
高電位電源との間に接続された負荷と、前記第１のｎチ
ャネルＭＯＳトランジスタの他方電極と接続された出力
端子と、 一方電極と制御電極が前記出力端子に接続されるととも
に他方電極が前記高電位電源に接続されて、バルクが前
記低電位電源に接続された第２のｎチャネルＭＯＳトラ
ンジスタとを備えた半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275417A JPH0734476B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
| US07/543,372 US5144518A (en) | 1989-10-23 | 1990-06-26 | Semiconductor integrated circuit |
| DE4031432A DE4031432A1 (de) | 1989-10-23 | 1990-10-04 | Integrierte halbleiterschaltung |
| KR1019900016319A KR940006699B1 (ko) | 1989-10-15 | 1990-10-15 | 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275417A JPH0734476B2 (ja) | 1989-10-23 | 1989-10-23 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03136376A true JPH03136376A (ja) | 1991-06-11 |
| JPH0734476B2 JPH0734476B2 (ja) | 1995-04-12 |
Family
ID=17555216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275417A Expired - Lifetime JPH0734476B2 (ja) | 1989-10-15 | 1989-10-23 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5144518A (ja) |
| JP (1) | JPH0734476B2 (ja) |
| KR (1) | KR940006699B1 (ja) |
| DE (1) | DE4031432A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05160397A (ja) * | 1991-12-10 | 1993-06-25 | Mitsubishi Electric Corp | 入力保護回路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69320221T2 (de) * | 1992-03-16 | 1999-03-11 | Philips Electronics N.V., Eindhoven | Integrierte Halbleiterschaltung mit Schutzvorrichtungen |
| US5591661A (en) * | 1992-04-07 | 1997-01-07 | Shiota; Philip | Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures |
| US5272097A (en) * | 1992-04-07 | 1993-12-21 | Philip Shiota | Method for fabricating diodes for electrostatic discharge protection and voltage references |
| JP3290772B2 (ja) * | 1993-08-18 | 2002-06-10 | 株式会社東芝 | 表示装置 |
| US5530612A (en) * | 1994-03-28 | 1996-06-25 | Intel Corporation | Electrostatic discharge protection circuits using biased and terminated PNP transistor chains |
| US5552338A (en) * | 1994-09-26 | 1996-09-03 | Intel Corporation | Method of using latchup current to blow a fuse in an integrated circuit |
| JP3485655B2 (ja) * | 1994-12-14 | 2004-01-13 | 株式会社ルネサステクノロジ | 複合型ｍｏｓｆｅｔ |
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