JPH03136484A - 高解像度映像信号記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高解像度カラー映像信号（デジタル又はアナ
ログ）の複数フィールド又はフレームをデジタル的に記
憶する手段を有する映像信号記憶装置に関するものであ
る。その好適な実施例は、高解像度カラー映像信号の複
数フレームをデジタル的に記憶すると共に、外部コンピ
ュータ又は映像処理装置に又はこれより個々のフレーム
を転送することができる映像フレーム記憶装置である。

（発明の概要〕 本発明は、１以上のフィールド又はフレームの高解像度
カラー映像信号を記憶する装置である。

本発明の好適な実施例では、ｌメモリ板当たり３２フレ
ームの高解像度カラー映像信号をデジタル的に記憶でき
、また、メモリ板は４個まで設けられる。本発明は、標
準映像速度より低いか又は等しい任意の速度で一部又は
全部のフレーム（又はフィールド）を転送することがで
きる。本発明の好適な実施例では、）ＩＯＴＶ　（高解
像度映像）信号をデジタル又はアナログ形式で受入れ、
デジタル及びアナログ形式で記憶したＩＩＤＴＶ信号を
同時に再生するための後（あと）処理プロセッサと、本
装置のフレーム・メモリを制御するための従来のビデオ
テープレコーダと同様の（従来のビデオテープレコーダ
の制御信号に応動する）制御ユニットとを有する。本発
明はまた、フレーム・メモリ及び外部のコンピュータ（
又は映像処理装置）の間で通常の通信線を介して全部又
は一部のフィールド又はフレームを（非実時間で）転送
するための並列インタフェースを有する。この並列イン
タフェースをもつインタフェース・ユニット及ヒ制御ユ
ニットは、直列通信線により外部コンピュータが該イン
タフェース・ユニットを介して制御メモリにアクセスで
きるように接続する。

〔従来の技術〕

通常の映像信号（ＮＴＳＣ又はＰＡＬ方式）のフィール
ド又はフレームを記録（記憶）するための装置について
は、種々の提案が行われてきた。最近、映画技術者協会
は、ＳＭＰＴＥ　２４０Ｍ規格として知られる高解像度
映像信号に対する標準規格を採用した。

特許請求の範囲を含め本明細書において、「高解像度映
像」信号（又はｒ　ＨＤＴＶ　Ｊ信号）という語句は、
ＳＭＰＴＥ　２４０Ｍ規格に合う、すなわちフィールド
率（レート）、縦横比、帰線消去期間、フィールド当た
り水平走査線（ライン）数に対するＳＭＰＴＥ２４０Ｍ
規格の要求は満たすが、その他の点ではＳＭＰＴＥ　２
４０Ｍ規格と異なる１１２５ライン、６０Ｈｚの映像信
号（９：１６ＩＩＩｉ横比をもつ）を指すものとする。

信号の後処理、編集、低い速度での転送その他の目的の
ため、１つ以上のフィールド又はフレームのカラーＨＤ
ＴＶ信号（アナログ又はデジタル）を記録することは望
ましいことである。しかし、従来の非常に応答の速いビ
デオテープレコーダ（ＶＴＲ）と同等であり従来のデジ
タル・コンピュータ・システム及び映像処理装置と両立
性のある装置を使用して、任意の速度（すなわち、標準
映像速度より低いか又は等しい速度）で外部コンピュー
タ（又は他の処理又はデイスプレー装置）にカラーＨＤ
ＴＶ信号の一部又は全部のフレーム又はフィールドを転
送°するための、該信号の個々のフィールド又はフレー
ムを記憶する方法については、本発明までは誰にも知ら
れていなかった。

［発明が解決しようとする課題］ 本発明は、上述のような、高解像度カラー信号の１以上
のフィールド又はフレームを後処理又はデイスプレー装
置に転送するために記憶する装置を提供しようとするも
のである。

（課題を解決するための手段及び作用〕本発明の装置は
、本装置のフレーム・メモリ・ユニットを制御するため
の制御ユニットと、コンピュータに対する並列インタフ
ェースとを有する。

コノインタフェースハ、５ＣＳＩ、ＤＲＩＩ又はＤＲＶ
ＩＩ（デジタル・エクィップメント・コーポレイション
の商標）のような普通の通信線（リンク）又はその他の
線を介して、フレーム・メモリ・ユニッ１４び外部コン
ピュータ間における全部又は一部のフィールド又はフレ
ームの（非実時間での）転送を可能とする。制御ユニッ
トと並列インタフェースは、該インタフェースを介して
外部コンピュータがメモリへのアクセスを制御できるよ
うに、直接互いに接続する。制御ユニットはまた、従来
のビデオテープレコーダの遠隔制御パネルからも指令を
受ける。

本発明の好適な実施例では、メモリ板当たり３２フレー
ムもの高解像度カラー映像信号をデジタル的に記憶でき
る（フレーム・メモリ・ユニットに４個のメモリ板を設
けることが可能）。本発明は、標準映像速度より低いか
又は等しい任意の速度で一部又は全部のフレーム又はフ
ィールドを転送できる。本発明装置は、ＦＩＤＴＶ信号
（カラーＨＤＴＶ信号のＧ、Ｂ、Ｒ成分信号を含む。）
をデジタル又はアナログ形式で受入れ、デジタル及びア
ナログの画形式で）ＩＤＴＶ信号を同時に出力する後（
あと）処理プロセッサを有し、従来のビデオテープレコ
ーダの制御信号に応動する点で従来のビデオテープレコ
ーダと同等のものである。

本発明の構成によれば、記憶及び再生の手順を自由に決
めることができる。任意の期間フレーム又はフィールド
を再生し、これらを任意の時間間隔をおいて混合し、こ
れに任意の記憶したフィールド又はフレームを再生して
続けることができる。

したがって、利用できるフレームの全部又は一部を使っ
て繰返すことにより、連続運動をシミュレート（模）す
ることができる。

本発明の好適な実施例では、Ｇ、Ｂ、Ｒの帯域幅が等し
く、サンプリング周波数は７４　、２５ＭＨ２である。

好適な実施例ではまた、装置の記憶容量は、モジュール
式で可変であり、ランダムアクセス半導体メモリ集積回
路を付は加えることにより容易に（例えば、８フレーム
から３２フレームに）拡大できる。

〔実施例］ 以下、図面により本発明を具体的に説明する。

第１図は、本発明の好適な実施例を示すプロ・ツク図で
ある。第１図は、第１Ａ〜第１・Ｆ図を含み（これらの
図はそれぞれ第１図装置の一部を詳細に示す。）、これ
ら第１Ａ〜第１Ｆ図の間の関係を示すものである。

第２図は第１Ｃ図のフレーム・メモリ・ユニット内の４
つのメモリ板の１つの具体例を示すブロック図である。

第１図に示す装置は、人力プロセッサ（１ｏ）、フレー
ム・メモリ・ユニット（４０）、後処理プロセ・ンサ（
６０）、制御ユニット（８０）及びインタフェース・ユ
ニット（１００）を有する。

人力プロセッサ（１０）は、スイッチ・ユニット（３０
）の状態によりＲ，Ｇ、ＢデジタルＩ（ＤＴＶ信号がＲ
，Ｇ、ＢアナログＦＩＤＴＶ信号のいずれかを受入れ、
処理し、出力する。スイッチ・ユニット（３ｏ）は、制
御ユニッ）　（８０）からの入力映像選択信号により瘤
１　ｊ’Ｈされる。２亥スイツチ・ユニット（３ｏ）の
スイッチが「デジタル入力信号」モード又は状態のとき
、各Ｒ，Ｂ、ＧデジタルＨＤＴＶ信号を含む並列ビット
（一般に１８並列ビット）が直並列変換器（２４）　、
　（２６）　。

（２８）にそれぞれ送られる。上記スイッチ・ユニット
（３０）のスイッチが「アナログ入力信号」状態のとき
、Ｒ，Ｂ、ＧアナログＨＤＴＶ信号は、Ａ／Ｄ変換器（
１Ｂ）　、　（２０）　、　（２２）でそれぞれデジタ
ル化されたのち直並列変換器（２４）　、　（２６）　
、　（２Ｂ）にそれぞれ送られる。好適な実施例では、
Ａ／Ｄ変換器（１Ｂ）　、　（２０）　。

（２２）は、サンプリング周波数が７４．２５ＭＨｚの
８ビツト・コンバータであり、各直並列変換器（２４）
　、　（２６）　。

（２８）は、もっと扱い易い周波数１８．５６２５Ｍｌ
１ｚの３２ビット並列出力信号を発生する。

スイッチ・ユニッｌ−（３０）が「アナログ入力信号」
位置にある場合、Ｒ，Ｂ、Ｇアナログ１（ＤＴＶ信号は
、Ａ／Ｄ変換器（１Ｂ）　、　（２０）　、　（２２）
でデジタル化される前に、それぞれフィルタ及び利得制
御ユニット（１２）　、　（１４）　、　（１６）に供
給される。該ユニット（１２）　。

（１４）　、　（１６）はそれぞれ、０〜３０ＭＨ２の
平坦な帯域幅と、−様な遅延と、帯域外の大きな減衰と
を維持するよう設計された低域通過フィルタを有するの
がよい。上記ユニット（１２）　、　（１４）　、　（
１６）はまた、該フィルタ通過後の人力信号の利得を標
準化し黒の基準を定める手段をそれぞれ有するのがよい
。

入力プロセッサ（１０）は、外部から基準入力信号を受
け（従来のビデオテープレコーダと同様）、Ｒ，Ｂ、Ｇ
デジタルＨＤＴＶ入力信号の１つ（第１Ａ図では、Ｇの
デジタルＨＤＴＶ入力信号）から同期情報を取出すため
のデジタル同期検出器（３２）を有する。入力プロセッ
サ（１０）はまた、外部基準信号が又はＲ，Ｂ、Ｇアナ
ログＨＤＴＶ入力信号の１つ（第１Ａ図では、Ｇのアナ
ログＨＤＴＶ人力信号）から、制御ユニッ）　（８０）
からの同期選択信号に応動して同期情報を取出すアナロ
グ同期検出器（３４）を有する。

回路（２）、　（４）、　（６）、　（８）は、Ｒ，Ｂ
、ＧアナログＨＤＴＶ入力信号の一部を返送し、図示し
ない他の手段で返送された信号を処理又は表示するため
に設けたものである。これらの回路（２）、　（４）、
　（６）、　（８）は、上記入力信号の一部を第１モー
ドで返送し、第２モードで返送しない動作をさせるのが
よい。

フレーム・メモリ・ユニット（４０）は、４つの同一の
メモリ板（４２）　、　（４４）　、　（４６）　、　
（４８）を有する。各メモリ板は、搭載され可能化され
る集積メモリ回路の数により、Ｒ，Ｂ、Ｇ映像の４又は
８フレームを記憶する。第１図の実施例の変形として、
１つ又は２つのメモリ板をフレーム・メモリ・ユニン１
−　（４０）から除いてもよい。各Ｒ，Ｇ、Ｂの成分信
号の各フレームには、２メガバイトのメモリを割当てる
。各フレームの能動映像部分に必要なメモリの容量は２
メガバイトより幾分少な（てよいので、各フレームに割
当てられたメモリの残余は、テスト信号の発生などの目
的に使用する。

各メモリ板（４２）　、　（４４）　、　（４６）　、
　（４８）には、電力消費を少なくし、コストを下げ、
入手可能性を確保するため、標準の２５６Ｋｘ４ビツト
の動的メモリ［Ｃ（集積回路）を使用する。標準のメモ
リＩＣは、高解像度映像信号の高いデータ転送速度を支
える広いワード幅（ｗｏｒｄ　ｗｉｄｔｈ）を必要とす
る。

フレーム・メモリ・ユニット（４０）におけるワード幅
は３２ビクセル（画素）がよく、そうすると、メモリの
サイクル期間（周期）が約４３０ｎｓとなり取扱い易く
なる。

各メモリ板（４２）　、　（４４）　、　（４６）　、
　（４８）内のメモリ回路は、２つの組に分ける。Ｒ（
赤）成分入力信号を処理するメモリ回路は、メモリＩＣ
の第１（上方）の組（５０）及び第２（下方）の組（５
１）　（メモリ板（４２）内）と、メモリＩＣの第１（
上方）の組（５２）及び第２（下方）の組（５３）　（
メモリ板（４４）内）と、メモリＩＣの第１（上方）の
組（５４）及び第２（下方）の組（５５）　（メモリ板
（４６）内）と、メモリｒｃの第１（上方）の１　（５
６）及び第２（下方）の組（５７）　（メモリ板（４８
）内）とを有する。同様に、各メモリ板（４２）　、　
（４４）　、　（４６）　、　（４８）は、Ｇ（緑）及
びＢ（青）成分入力信号を処理するメモリＩＣの上方及
び下方の組をそれぞれ有する。

第２図に示すように、フレーム・メモリ・ユニッ）　（
４０）は、制御ユニッ）　（８０）からの制御信号に応
じてメモリＩＣの上方及び下方の組を別々に無能化（又
は可能化）するための手段を有する。第２図は、フレー
ム・メモリ・ユニット（４０）のメモリ板（４２）の好
適な具体例を示すブロック図である。

メモリ板（４２ン内のＲ成分信号処理回路は、メモリ回
路のグループ（１５０）、（１５１）、（１５２）、（
１５３）　　（これらは、メモリＩＣの上方の組（５０
）に対応する。）と、メモリ回路のグループ（２５０）
　、　（２５１）　、　（２５２）　。

（２５３）　　（これらは、メモリＩＣの下方の組（５
１）に対応する。）とを含む。制御ユニッｌ−（８０）
は、各グループ（１５０）　、　（１５１）　、　（１
５２）　、　（１５３）又は他の各グループ（２５０）
　、　（２５１）　、　（２５２）　、　（２５３）又
はこれら全部のグループを可能化する（動作させる）た
め制御信号をメモリ板（４２）へ送る手段を有する。し
たがって、本装置は、メモリＩＣの上方及び下方の組の
一方又は両方を可能化するような動作が可能である。

好適な実施例では、各ピクセルが８ビツトに対応し、入
力プロセッサからの並列ビットの各３２ビツト集団は４
つのビクセル群を表わす。フレーム・メモリ・ユニッＩ
−（４０）において非常に多くの直並列変換器（及び並
直列変換器）を使用するのを避けるため、入力プロセッ
サ（１０）からのデータをフレーム・メモリ・ユニット
（４０）のメモリ板に書込む（反対に、メモリ板からデ
ータを読出して後処理プロセッサ（６０）に転送する）
のに、８：１のインクリーピング技法を用いるのがよい
。このインクリーピング技法では、メモリに書込むべき
連続する４ピクセル群を連続的に異なるメモリＩＣ（又
はメモリＩＣのグループ）に入れる。これを達成するた
めに、制御ユニット（８０）からフレーム・メモリ・ユ
ニット（４０）に供給するメモリ制御信号をずらして配
置する（すなわち、時分割多重化形式とする）。つまり
、メモリＩＣの１／８のみが各４ピクセル群と（Ｒ，Ｂ
、Ｇ映像信号の各々に対し）相互に作用するようにする
のである。この時分割多重化制御信号については、はじ
めの制御信号を部分に分割し、その各部分を異なる時間
の遅延素子に通すと、その遅延素子の出力に時分割多重
化制御信号が得られる。

例えば、メモリＩＣのグループ（１５０）　　（第２図
）が制御ユニット（８０）からシフトレジスタ（ＲＥＧ
）（３００）を介して供給される第１（最初）の制御信
号（メモリ選択信号）に応じて、Ｒ人力信号から第１の
４ピクセル群を表わす３２ビット並列データを記憶する
ものとすると、メモリＩＣのグループ（２５０）は、２
つのシフトレジスタ（３００）　、　（３０１）により
遅らされて供給される第２の制御信号に応じてＲ入力信
号から第２の４ビクセル群を表わす３２ビット並列デー
タを記憶する。同様に、メモリＩＣのグループ（１５１
）は３つのシフトレジスタ（３００）　。

（３０１）　、　（３０２）により遅らされて供給され
る第３の制御信号に応じて、Ｒ入力信号から第３の４ピ
クセル群を表わす３２ビット並列データを記憶する。

また、メモリＩＣのグループ（２５１）は、シフトレジ
スタ（３００）　、　（３０１）　、　（３０２）　、
　（３０３）により遅らされて供給される第４の制御信
号に応じて、Ｒ人力信号から第４の４ビクセル群を表わ
す３２ビ・ント並列データを記憶する。メモリＩＣのグ
ループ（１５２）は、シフトレジスタ（３００）　、　
（３０１）　、　（３０２）　、　（３０３）　。

（３０４）により遅らされて供給される第５の制御信号
に応じて、Ｒ入力信号から第５の４ピクセル群を表わす
３２ビット並列データを記憶する。以下同様に、メモリ
ＩＣのグループ（２５２）　、　（１５３）　、　（２
５３）は、それぞれＲ入力信号から第６、第７、第８の
４ビクセル群を表わす３２ビット並列データを記憶する
。

はじめのメモリのタイミング及びアドレスの発生は制御
ユニット（８０）で行い、回、路の重複を減らす。各メ
モリ板（４２）　、　（４４）　、　（４６）　、　（
４８）は、時分割多重化された行と列のアドレス及びメ
モリ・サイクル制御信号を受ける。アドレスは各メモリ
機内のメモリＩＣのアレイに直接送り、メモリ・サイク
ル制御信号は、プログラマブル論理アレイ（５８）。

（５９）、（６０）、（６１）　（それぞれメモリ板（
４２）　、　（４４）　。

（４６）　、　（４Ｂ）内にある。）により、メモリ動
作及びバス制御信号に変換する。制御ユニ・ン）　（８
０）内の一連のレジスタ（８１）　（第１Ｂ図）は、上
述のインクリーピング動作時にメモリ板（４２）　、　
（４４）　、　（４６）　。

（４８）内のプログラマブル論理アレイ（５８）　、　
（５９）　。

（６０）、　（６１）に供給される時分割多重化メモリ
板選択信号を発生するのに用いる。

メモリＩＣの各組（５０）〜（５７）が２５６ＫＸ４ビ
ツトのメモリＩＣを有する場合、本装置は、それぞれＲ
，Ｃ，Ｂ（７）ＨＤＴＶ成分信号の３２フレーム（メモ
リ仮名たり８フレーム）を記憶する容量をもつ。

メモリＩＣの各組（５０）〜（５７）が１メガバイト×
４ビツトのメモリＩＣを有する好適な実施例では、本装
置は、１２Ｂ　ＨＤＴＶフレーム（すなわち、メモリ仮
名たり３２フレーム）までも記憶できる容量をもつ。

後（あと）処理プロセッサ（６０）は、メモリ・ユニッ
ト（４０）から読出される並列３２ビットＲ，Ｂ。

Ｇ映像信号を受入れ、各Ｒ，Ｂ、Ｇ映像信号を並直列変
換器（６２）で並列８ビット信号に変換する。

該変換器（６２）からのデジタル出力信号は、その入力
信号（フレーム・メモリ・ユニット（４０）からのデジ
タル信号）が１８．５６２５ＭＨ２のデータ転送速度を
もつ場合、７４．２５ＭＨ２のデータ転送速度をもつ。

次に、デジタル的遅延回路（６４）は、これに入力され
るＲ、Ｇ、Ｂ信号を遅延させ、解像するクロック周期（
すなわち１３．４６８ｎｓ）で水平的遅延（−４００ｎ
ｓから＋４００ｎｓまでの範囲内で調節可能）を与える
。遅延回路（６４）の出力は、帰線消去（ブランク）及
び同期信号挿入回路（６６）に供給する。該回路（６６
）は、ブランク及びアナログ同期制御ユニッ）　（６８
）及びデジタル同期制御ユニット（７０）の制御の下で
動作する。

後処理プロセッサ（６０）は、デジタル及びアナログ映
像信号の両方を同時に出力する。デジタル映像出力信号
を発生するため、デジタル同期制御ユニッＩ−（７０）
は、映像信号を上記回路（６６）で処理する間にデジタ
ル同期情報を帰線消去期間の中に挿入し、上記回路（６
６）からの出力信号を平衡形状に変換してデジタル映像
出力端に送る。アナログ映像出力信号を発生するため、
ブランク及びアナログ同期制御ユニッ）　（６８）は、
映像信号を上記回路（６６）で処理する間にアナログ同
期情報を帰線消去期間の中に挿入し、上記回路（６６）
からの出力信号をＤ／Ａ変換器（７２）でアナログ形式
に変換し、アナログ出力信号フィルタ（７４）を経てア
ナログ出力駆動増幅器（７４）に送る。

コンピュータ・インタフェース・ユニット（以下、単に
「インタフェース」という。）　（１００）　は、外部
の処理装置（汎用デジタル・コンピュータ又は映像処理
装置など）によりフレーム・メモリ・ユニット（以下、
単に「フレーム・メモリ」という。）　（４０）のメモ
リに直接アクセスし、フレーム・メモリ（４０）に及び
これより任意の速度で全部又は一部のフィールド及びフ
レームを転送できるようにするものである。インタフェ
ース（１００）は、ＤＲＩＩ又はＤＲＶＩＩ　　（デジ
タル・エクィップメント・コーポレイションの商標）イ
ンタフェースをもつ外部処理装置と通信するためのＩ１
０ポー）　（１１４）、ｓｃｓ　ｒインタフェースをも
つ外部処理装置と通信するためのＩ１０ポート（１−１
６）　、制御ユニット（８０）と通信するための直列１
１０手段（１１８）を有する。

インタフェース（１００）は、上記ボー）　（１１４）
又は（１１６）及び外部処理装置間における全部又は一
部のフレーム転送及び種々の制御機能をもつための↑日
令プロトコルを使用するのがよい。Ｉ１０ポート（１１
４）は、少なくとも５００キロバイト／秒の速度でデー
タを転送し、Ｉ１０ポート（１１６）　は、少なくとも
２メガバイト／秒の速度でデータを転送するのが望まし
い。また、インタフェース（１００）は、映像テスト信
号及び装置手直しくｄｅｂｕｇ）能力を提供するための
論理的及び内在的知能を（制御ユニッ）　（８０）と分
担して）存するのが望ましい。

データはすべて、インタフェース（１００）　とフレー
ム・メモリ（４０）　（又は入力プロセッサ（１０）　
）間において先入れ先出しくＦＩＦＯ）ユニット（１０
２）を通って転送される。こうすると、比較的速い映像
ハックブレーン（ｂａｃｋｐｌａｎｅ）をインタフェー
ス（１００）内のもっと遅いＣＰＵバス（１２４）と接
続することが可能になる。ＦＩＦＯユニント（１０２）
は、その入力側のスイッチ（１２０）の状態により、入
力プコセンサ（１０）　（すなわちフレーム・メモリ（
４０））からの３２ビット並列高解像度映像信号、又は
直並列変換器（１０４）からの３２ビット並列高解像度
映像信号出力を受入れる。ＦＩＦＯ（１０２）からの３
２ビット並列高解像度映像信号は、ＦＴＦＯユニット（
１０２）の出力側のスイッチ（１２２）の状態により、
後処理ブロセシサ（６０）及びフレーム・メモリ（４０
）か、又は並直列変換器（１０６）を介してインタフェ
ース（１００）内のＣＰＵバス（１２４）　　（このバ
スによりポート（１１４）又は（１１６）に流れる。）
に供給される。インタフェース（１００）からフレーム
・メモリ（４０）へのデータ転送は、水平帰線消去期間
内でのみ行われる。

ＦＩＦＯユニット（１０２）により、インタフェース（
１００）内のＤＭＡ制御回路（１１２）及びその他の回
路が能動映像期間内に直接メモリ・アクセス（ＤＭＡ）
動作を続けることが可能となる。好適な実施例では、ｃ
ｐｕバス（１２４）に接続されるＣ　Ｐ　Ｕ　（１０８
）は通常の６８０００マイクロプロセツサ（μＰ）であ
り、インタフェース（１００）　はメモリ（１１０）　
　（ＲＡＭとＲＯＭの両方を含む。）を有する。

インタフェース（１００）内の回路の数を減らすため（
実装上の制約がある場合など）、制御ユニッ）　（８０
）に、インタフェース（１００）内の回路が転送すべき
データを取扱う間にアドレスを指定する（すなわち、転
送にどのフレーム、ライン、ピクセルが含まれるかを指
定する）全回路を含めてもよい。内部的データ転送（す
なわち、メモリ診断及びテスト信号発生）は、制御ユニ
ッ）　（８０）によって開始させるのがよい。その場合
、制御ユニット（８０）は適当な高レベルの指令をイン
タフェース（１００）に送る。外部へのデータ転送は、
ポート（１１４）又は（１１６）に通じる外部コンピュ
ータ又は映像処理装置により開始させてもよい。外部コ
ンピュータ（又は映像処理装置）が指令の受信を確認す
ると、インタフェース（１００）は、データ転送の準備
をし制御ユニット（８０）へ関連するアドレス指定情報
を送る。インタフェース（１００）及び制御ユニッｌ−
（８０）の両方の準備ができると、外部へのデータ転送
が始まる。

制御ユニッｌ−（８０）は、メモリ制御、映像処理及び
機器制御機能に必要なタイミング、同期及び制御信号を
発生する。制御ユニット（８０）は、映像処理装置のよ
うな９ピン直列制御装置とインタフェースするための少
なくとも１つの（Ｒ５〜４２２ポートのような）ポート
と、インタフェース（１００）　　とインタフェースす
るためのＴＴＬボートと、診断や保守テスト用のＲ５−
２３２ポートとをもつ直列１１０ユニツト（８２）を有
する。第ｉＢ図の例では、制御ユニット（８０）はまた
、アナログ同期回路（８４）及びデータ同期回路（８６
）　（同期検出器（３４）及び（３２）からそれぞれ同
期情報を受けるため）と、主クロツク発生器（８７）　
（上記回路（８４）　、　（８６）の出力を受ける）と
、フレーム・メモリ（４０）内のメモリ板（４２）〜（
４８）へメモリ板選択信号（前述）を供給するためのレ
ジスタ（８１）と、フレーム・メモリ（４０）にアドレ
ス信号を供給するためのアドレス信号回路（８９）と、
ＣＰ　Ｕ　（８８）と、ＲＡ　Ｍ　（９０）と、ＲＯＭ
（９２）とを有する。好適な実施例では、制御ユニッ）
　（８０）内のＣＰ　Ｕ　（８Ｂ）は通常の６８０００
μＰである。

主クロツク発生器（８７）は、入力プロセッサ（１０）
に供給されるアナログ入力映像信号、デジタル入力映像
信号又は基準信号の選択された１つに位相固定され、装
置全体のタイミング、アドレス指定、同期化及び制御の
１次源となる。

制御ユニット（８０）の直列Ｉ１０ユニット（８２）内
のＴＴＬインタフェース及びインタフェース（１００）
の直列Ｉ１０手段（１１Ｂ）内のＴＴＬインタフェース
は、制御ユニット（８０）とインタフェース（１００）
の間の双方向直列連絡線となる。この連絡線は、４〜１
３バイトの間で長さが変化するメツセージを３８．４キ
ロポーの速度で運ぶ８ビツトの直列データバスがよい。

かようなメツセージの中には、一般に、フレーム又はフ
ィールド番号、読出し又は書込みサイクル、対応するカ
ラー成分信号、開始ライン及びコラム（縦行）指定、ラ
イン数及び転送すべきコラムのようなデータ、フィール
ド又はフレームのどちらを転送するかについての指示が
含まれる。

制御ユニット（８０）のＣＰ　Ｕ　（８８）は、フィー
ルド当たり５２０ライン及びライン当たり１９２０コラ
ムの最大値のような境界条件をチエツクすることにより
受けるデータの有効性をチエツクし、且つ、ＶＴＲ制御
信号に対応する制御信号を受入れたり発生したりするこ
とにより従来のＶＴＲと変わりがないように、プログラ
ムするのがよい。制御ユニット（８０）はまた、独立型
として用いるための局部的制御及び状態表示信号を発生
し、サービス・ボートでの画面表示を制御し、インタフ
ェース・ユニット（１００）からのテスト信号パタンの
ローディングを制御し、同期信号を発生し、ＳＭＰＴＥ
　２４０Ｍ規格と同じ値のものを処理し、メモリのアド
レス指定及び割当てを制御し、装置同期ロック信号を与
えることができるものがよい。

本発明を応用した種々の装置には、あとプロダクション
、編集、潤色法又は輝度値の変更、アニメーション、そ
の他の映像処理機能が含まれる。

一部（又は全部）のフィールド又はフレームを本装置の
非実時間並列コンピュータ・インタフェース（Ｉ１０ポ
ート＞　（１１４）又は（１１６）から遠隔位置の映像
処理装置に送り、変更した映像を本装置に戻して評価、
記憶及び（又は）後処理ののち出力するようにしてもよ
い。したがって、本発明により、ＨＤＴＶ信号と混ぜた
りこれに重ねたりするコンピュータ図形処理ができる。

本発明装置は、コンピュータ図形処理を行うか又はアニ
メーションやシミュレーション操作を行うための、高解
像度デジタル・ビデオテープレコーダに対するバシファ
（緩衝装置）として使用できる。

例えば、本発明は、記憶した高品位）ＩＯＴＶ映像を修
正するためプリント処理装置に転送し、それから磁気テ
ープ又はプリンタに送るため本発明装置に返送するのに
使用できる。

制御ユニット（８０）のＣＰ　Ｕ　（８８）は、本装置
のフレーム・メモリからの）ＩＤＴＶ映像信号のフィー
ルド又はフレームの繰返し列を表わすデータを読出すこ
とができるようにプログラムするのがよい。Ｉ（ＤＴＶ
映像信号のただ１つのフィールドを表わすデータを読出
す場合、後処理プロセッサ（６０）は、このただ１つの
フィールドのみを表わす情報を含むフレーム信号を出力
するように制御される。周知のように、このような出力
フレーム信号は、通常の全フレーム（２フイールド）　
ＨＤＴＶ映像信号の半分の解像度しか示さないが、容易
に発生することができる。

本発明の構造や操作方法について、本発明の範囲及び趣
旨から逸脱することなく種々の変形、変更を行いうろこ
とは、当業者にとって明らかであろう。これまで本発明
を特定の好適な実施例について説明したが、本発明はこ
れらの実施例に限定されるものではない。

〔発明の効果］ 以上説明したとおり、本発明によれば、高解像度映像信
号の全部又は一部のフレームもしくはフィールドを記憶
し、これを任意の速度で外部処理装置に転送できるので
、信号の後処理、編集などに好適である。

【図面の簡単な説明】

第１図は、本発明の好適な実施例を示すブロック図、第
１Ａ〜第１Ｆ図はそれぞれ第１図装置の一部を詳細に示
すブロック図、第２図は第１Ｃ図のフレーム・メモリ・
ユニット内の１つのメモリ板の具体例を示すブロック図
である。 （４０）・・・・フレーム・メモリ・ユニット、（８０
）・・・・制＜ｎユニット、（１００）　・・・・イン
タフェース・ユニット。

Claims (1)

1. 【特許請求の範囲】 高解像度映像信号の１以上のフレームを表わすデータを
   記憶しうるメモリ回路を有し、高解像度映像信号を表わ
   す並列形式のデータを受けるフレーム・メモリ・ユニッ
   トと、 外部の処理装置と通信するための並列インタフェース手
   段を有するインタフェース・ユニットと、該インタフェ
   ース・ユニット及び上記フレーム・メモリ・ユニット間
   で高解像度映像信号を転送するための並列連絡線と、 上記フレーム・メモリ・ユニット及び上記インタフェー
   ス・ユニットに接続され、上記フレーム・メモリ・ユニ
   ットのメモリ回路への、高解像度映像信号のフレーム又
   はフィールドを表わす並列形式のデータの転送を制御し
   、且つ、上記フレーム・メモリ・ユニット内のメモリ回
   路から上記並列連絡線への、高解像度映像信号のフレー
   ム又はフィールドを表わす記憶されたデータの転送を制
   御する制御ユニットと を具える高解像度映像信号記憶装置。