JPS6333711B2

JPS6333711B2 -

Info

Publication number: JPS6333711B2
Application number: JP4401281A
Authority: JP
Inventors: Toshio Takahashi
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-03-27
Filing date: 1981-03-27
Publication date: 1988-07-06
Also published as: JPS57158879A

Description

【発明の詳細な説明】本発明は、映像信号規格が異なつた画像表示装
置間で同じ画像データを表示する際に用いられる
走査変換装置に関するものである。

電子計算機システムの画像表示端末として用い
られる表示装置には、大容量表示、及び、高分解
能表示を可能とするために民生用テレビ放送規格
とは異なつた映像信号規格が用いられている。例
えば、グラフイツクデイスプレイ装置は映像周波
数が高い、水平ライン数が増加する、垂直周波数
が低くなる等の点で民生用テレビ放送規格とは異
なる映像信号規格を持つている。このため、例え
ばビデオプロジエクタ、カラーモニタ、ビデオテ
ープレコーダ等テレビ放送規格に合わせて作られ
た表示装置が高分解能表示の端末装置として使用
される場合には、走査変換装置を必要とする。

従来の走査変換装置を第１図に示す。この装置
は、高解像度デイスプレイ装置に表示される画像
情報を民生用TV装置で表示できるようにした走
査変換装置である。尚、説明を簡単にするため
に、白黒画像情報を表示する場合が示されてい
る。１は民生用テレビ装置、２は高解像度CRT
デイスプレイである。前記CRTデイスプレイ２
に表示される画像情報は第１の記憶回路２１に記
憶されている。この画像情報が、CRTデイスプ
レイ２の映像信号規格に適合したタイミングで第
１の記憶回路２１から順次読み出され、CRTデ
イスプレイ２に出力される。２２は、前記第１の
記憶回路２１への画像情報の書き込み、及び、前
記第１の記憶回路２１からの画像情報の読み出し
を制御するメモリ制御回路である。２３はタイミ
ング信号発生回路で、前記メモリ制御回路２２に
画像情報読み出しタイミング信号を、またCRT
デイスプレイ２に水平、及び、垂直同期信号を出
力する回路である。３はスキヤンコンバータであ
る。スキヤンコンバータ３は、第２の記憶回路３
１、第２のメモリ制御回路３２、第２のタイミン
グ信号発生回路３３、エンコーダ３４から構成さ
れる。第２の記憶回路３１は、前記第１の記憶回
路２１から読出される画像情報が書き込まれる記
憶回路である。第２のメモリ制御回路３２は、前
記第２の記憶回路３１への画像情報の書き込み、
及び第２の記憶回路３１からの画像情報の読み出
しを制御する回路である。また、この第２の書き
込み制御回路３２は、前記第２の記憶回路３１に
書き込まれる画像情報を第１の記憶回路２１から
読み出す制御をも行う。前記第２のタイミング信
号発生回路３３は、前記第２の記憶回路３１の読
み出しタイミング信号を前記メモリ制御回路３２
に出力する。

またこのタイミング信号発生回路３３は垂直、
及び、水平同期信号をエンコーダ３４に出力す
る。このエンコーダ３４は、第２の記憶回路３１
から読み出された画像情報と垂直、及び、水平同
期信号とから映像信号を作成しTV装置１に出力
する回路である。

さて、以上の構成をとる従来の走査変換装置３
は、以下に説明する動作により走査変換を行う。
まず、メモリ制御回路３２はTV装置１に表示さ
れる画像情報を第１の記憶回路２１から読み出す
ため、アドレス情報と読み出し信号（READ信
号）を前記第１の記憶回路２１に送出する。この
読み出しは、第１のメモリ制御回路２２による読
み出し（CRTデイスプレイ２への画像情報の読
み出し）とは独立して行われる。このため、第１
の記憶回路２１から第２の記憶回路３１へのデー
タ転送時には、CRTデイスプレイ２への画像情
報の送出は仰止される。一方、前記第２のメモリ
制御回路３２は、同時に第２の記憶回路３１に書
き込み信号（WRITE信号）を送出する。この信
号により第２の記憶回路３１に、前記第１の記憶
回路２１から読み出された画像情報が書き込まれ
る。このようにして、TV装置１に表示される一
画面分の画像情報が第２の記憶回路３１に記憶さ
れた時点で、この画像情報は、TV装置１のTV
放送規格に適合したタイミングで第２の記憶回路
３１から順次読み出される。この読み出し時のア
ドレス情報及び読み出し信号（READ信号）は
前記第２のメモリ制御回路３２により与えられ
る。また読み出しタイミング信号は、第２のタイ
ミング信号発生回路３３により第２のメモリ制御
回路３２に与えられる。

以上従来の使用される走査変換装置の概略を説
明したが、この走査変換装置では、走査変換装置
内の記憶回路に１画面分の画像情報が書き込まれ
た後、その画像情報を表示装置に出力するので実
時間の表示は不可能である。このため表示される
べき画像情報が変化しても、新しい画像情報が表
示装置に表示されないという欠点を持つていた。

本発明は、この問題を解決し、高解像度デイス
プレイに表示される画像データを、このデイスプ
レイとは異なる映像信号規格をもつ表示装置にリ
アルタイムで表示するための走査変換装置を提供
するものである。

本発明の走査変換装置は、第１の画像表示部に
表示される画像情報を記憶する第１の記憶回路
と、前記第１の画像表示部のラスタスキヤンに同
期して前記第１の記憶回路から画像情報を読み出
すためのタイミング信号を出力する第１のタイミ
ング信号発生回路とを具備した画像表示装置と接
続され、前記第１の記憶回路から第１の画像表示
部に出力される画像情報と、前記第１のタイミン
グ信号発生回路から出力されるタイミング信号を
得て、この画像情報を第１の画像表示部とは異な
る映像信号規格を持つた第２の画像表示部に表示
するための装置である。本発明の走査変換装置
は、前記第１の記憶回路から第１の画像表示部に
出力される画像情報が書き込まれる第２の記憶回
路と、前記第１のタイミング信号発生回路から出
力される読み出しタイミング信号を得て前記第２
の記憶回路の書き込みを制御する書き込み制御回
路と、前記第２の記憶回路の読み出しを制御する
読み出し制御回路と前前記第２の画像表示部の映
像信号規格に適合した読み出しタイミング信号を
前記読み出し制御回路に出力する第２のタイミン
グ信号発生回路とを具備する。

以下、本発明の走査変換装置の一実施例をあ
げ、本発明を詳細に説明する。

第２図は、本発明の走査変換装置を介して、テ
レビ放送規格の映像信号規格をもつビデオプロジ
エクタ１２を接続したときのブロツク図である。
４は、高解像度グラフイツクデイスプレイ装置
（以下、画像表示装置と記す）である。

２は、第１の画像表示部である。この第１の画
像表示部２には、高解像度CRTデイスプレイが
使用されている。５は画像表示装置４全体の制御
を行うマイクロプロセツサ、６はこのマイクロプ
ロセツサ５が実行する制御プログラムを格納する
制御プログラムメモリ、７はワーキングメモリで
ある。８は通信アダプタで、画像表示装置４とホ
スト計算機（図示せず）を接続続するためのアダ
プタである。２１は第１の記憶回路であり、
CRTデイスプレイ２に表示される画像情報が記
憶される。この第１の記憶回路２１は、７色カラ
ー表示に必要な赤（Ｒ）、緑（Ｇ）、青（Ｂ）、の
色情報を記憶する３面のリフレツシユメモリから
構成されている。各色のリフレツシユメモリは、
例えば、縦1024ドツト、横1024ドツトで構成され
たCRTデイスプレイ２の表示画面の各ドツトに
対して１ビツトの記憶位置をもつ。つまり、
CRTデイスプレイ２の画面上の１ドツトパター
ン情報をＲ、Ｇ、Ｂ合計３ビツトで記憶するわけ
である。２４は並直変換器である。第１の記憶回
路２１から読み出された並列データが、この並直
変換器２４により直列データに変換されCRTデ
イスプレイ２に出力される。並列データとして画
像情報を読み出す方式は、第１の記憶回路２１に
比較的アクセスタイムの遅い記憶素子が使用でき
る点で効果がある。２３は第１のタイミング信号
発生回路である。この第１のタイミング信号発生
回路２３は、CRTデイスプレイ２に与えられる
水平同期信号（H.SYNC）、垂直同期信号（V.
SYNC）、ラスタスキヤンに同期して画像情報を
第１の記憶回路２１から読み出し、並直変換する
ためのタイミング信号を出力する回路である。こ
の第１のタイミング信号発生回路２３は、例え
ば、８ビツトのデータが並列に第１の記憶回路２
１から読み出される場合には、並直変換器２４に
タイミング信号が８パルス出力されるごとに、メ
モリ制御回路２２に読み出し信号が１パルス出力
される。２２はメモリ制御回路である。このメモ
リ制御回路２２は第１のタイミング信号発生回路
２３から出力される前記読み出し信号に同期し
て、前記第１の記憶回路２１から画像情報の読み
出しを制御する回路である。９は映像バスであ
る。この映像バス９には、第１の記憶回路２１か
ら読み出されたＲ、Ｇ、Ｂの画像情報と、第１の
タイミング信号発生回路２３から出力される水
平、及び、垂直同期信号、並びに、読み出しタイ
ミング信号とが含まれる。１０は本発明の走査変
換装置である。走査変換装置１０には、前記映像
バス９からＲ、Ｇ、Ｂの画像情報と、前記読み出
しタイミング信号が取り込まれる。映像バス９に
は、この走査変換装置の他、ハードコピー装置
（図示せず）等が接続される。１２は前記CRTデ
イスプレイ２とは異なる映像信号規格をもつ第２
の画像表示部である。本実施例では、テレビ放送
規格の映像信号規格をもつ民生用のビデオプロジ
エクタが使用される。

第３図は、本実施例の走査変換装置１０の内部
ブロツク図である。１０１は第２の記憶回路であ
る。この第２の記憶回路１０１は映像バス９に送
出される画像情報が書き込まれる回路である。こ
の第２の記憶回路１０１もリフレツシユメモリで
あり、第１の記憶回路２１と同じ構成をとるが、
記憶容量は第１の記憶回路２１よりも小さい。こ
れは、ビデオプロジエクタ２１の表示容量が小さ
く、すべての画像情報を表示することが不可能で
あるからである。このため、前記第２の記憶回路
１０１に取り込まれる画像情報はCRTデイスプ
レイ２に表示される画像情報の一部領域を選択し
たものである。１０２は書き込み制御回路であ
る。この書き込み制御回路１０２は、映像バス９
から読み出しタイミング信号を得て、前記第２の
記憶回路１０１に書き込みアドレス、及び、書き
込み信号（WRITE信号）を出力する。１０３は
Ｘ方向スタートアドレスレジスタ、１０４はＹ方
向スタートアドレスレジスタ、１０５はＸ方向表
示長レジスタ、１０６はＹ方向表示長レジスタで
ある。これらのレジスタ１０３，１０４，１０
５，１０６に含まれた位置情報によつて、前記記
憶回路１０１に取り込まれる画像情報の領域が指
定される。１０７は第２のタイミング信号発生回
路である。この第２のタイミング信号発生回路１
０７は、ビデオプロジエクタ１２の水平及び垂直
同期信号（H.SYNC、V.SYNC）と、このラス
タスキヤンに同期したタイミングで前記第２の記
憶回路１０１から画像情報を読み出すためのタイ
ミング信号とを出力する。更に、このタイミング
信号発生回路１０７は並直変換器１０９のタイミ
ング信号をも出力する。１０８は読み出し制御回
路である。この読み出し制御回路１０８は、第２
のタイミング信号発生回路１０７から出力される
読み出しタイミング信号に同期して、前記第２の
記憶回路１０１に読み出しアドレスと読み出し信
号（READ信号）を出力する回路である。また、
この読み出し制御回路１０８には、画像情報の書
き込みと読み出しが競合しないように映像バス９
から読み出しタイミング信号（第１のタイミング
信号発生回路２３から出力される。）が入力され
ている１０９は並直変換器である。この並直変換
器１０９は第２の記憶回路１０１から読み出され
た並列画像データを直列データに変換する回路で
ある。１１０はNTSCエンコーダである。この
NTSCエンコーダ１１０は、Ｒ、Ｇ、B3色の画
像情報と、水平及び垂列同期信号とからNTSC規
格の映像信号を合成しビデオプロジエクタ１２に
出力する回路である。１１１は表示位置変更回路
である。この表示位置変更回路１１１は、前記Ｘ
方向スタートアドレスレジスタ１０３とＹ方向ス
タートアドレスレジスタ１０４の内容を書き換え
る回路である。

次に、本実施例の走査変換装置１０の動作を説
明する。まず、第４図に本走査変換装置１０に取
り込まれる画像情報の領域を示す。２０はCRT
デイスプレイ２の画面、１２０は取り込まれる領
域を示す。CRTデイスプレイ２の表示画面は、
例えば横1024ドツト、縦1024ドツト、計1048576
ドツトで構成される。この１ドツトが、第１の記
憶装置２１のＲ、Ｇ、Ｂ各リフレツシユメモリの
１ビツトに対応することは先に述べた。x_s、y_sは
選択される領域のスタート位置を示す座標であ
る。x_l、y_lは選択される領域の大きさを指定する
値である。これらx_s、y_s、x_l、y_lの値が表示位置
変更回路１１１により、それぞれ、Ｘ方向スター
トアドレスレジスタ１０３、Ｙ方向スタートアド
レスレジスタ１０４、Ｘ方向表示長レジスタ１０
５、Ｙ方向表示長レジスタ１０６に格納される。
一方、前記書き込み制御回路１０２はカウンタを
具備し、前記第１のタイミング信号発生回路２３
から映像バス９を介して出力される読み出し信号
が印加されることによつてカウントアツプ（又は
ダウン）されている。第１のタイミング信号発生
回路２３からの読み出し信号には、イニシヤル信
号（１フレームの表示開始を示す）も含まれる。
書き込み制御回路１０２におけるカウントアツプ
は、このイニシヤル信号の発生時から開始され
る。一方、レジスタ１０３，１０４に保持されて
いるx_s、y_sの値から、何パルス目の読み出し信号
発生時から読み込みを開始するかの値がＳが得ら
れる。また、この値Ｓと、レジスタ１０５，１０
６に保持されているx_l、x_lの値から読み込み終了
時の値Ｅが得られる。前記書き込み制御回路１０
２内には比較器を具備し、読み出し信号のカウン
ト数と前記Ｓ、及びＥの値との比較をとることに
より読み込まれる領域１２０を決定している。そ
して前記映像バス９にこの領域１２０に対応した
画像情報が送出されている間、書き込み制御回路
１０２から第２の記憶装置１０１に対し、書き込
みアドレスと書き込み信号（WRITE信号）が出
力され、この結果第２の記憶装置１０１に画像情
報が格納される。なお、書き込みアドレスと書き
込み信号は、前記第１のタイミング信号発生回路
２３から出力される読み出しタイミング信号に同
期して出力される。次に、前記第２の記憶回路１
０１に格納された画像情報は、読み出し制御回路
１０８によつて順次読み出されていく。読み出し
制御回路が読み出しアドレスと読み出し信号
（READ信号）を第２の記憶回路１０１に出力す
ることは先に述べたが、読み出しアドレスはある
特定の範囲を循環している。これによつて第２の
記憶回路１０１から画像情報がサイクリツクに読
み出されていく。

第２の記憶回路１０１からの画像情報の読み出
しは並列データの形で行われるので、このデータ
は並直変換器１０９により直列データに変換され
る。この変換された画像データは、NTSCエンコ
ーダ１１０によつて水平及び垂直同期信号と合成
されNTSC規格の映像信号としてビデオプロジエ
クタ１２に出力される。このビデオプロジエクタ
１２に表示される画像情報は、表示位置変更回路
１１１によつてＸ方向スタートアドレスレジスタ
１０３とＹ方向スタートアドレスレジスタ１０４
の内容を書き替えることによりCRTデイスプレ
イ２に表示される画面の任意領域から選択される
ことが可能となつている。先に述べた、映像バス
９から、第２の記憶回路１０１への画像情報の書
き込みは常時行われる。この際、第２の記憶回路
１０１への画像情報の書き込み動作と第２の記憶
回路１０１からの画像情報の読み出し動作とが競
合しないように、これらの動作は第５図に示すタ
イミングで行われている。まず画像表示装置４に
おける画像情報の読み出しはCRTデイスプレイ
２のラスタスキヤンに同期したタイミングで行わ
れている。本実施例では画像情報は並列データと
して読み出されるので、画像情報は例えば８ドツ
ト表示ごとに１度読み出される。この読み出しの
タイミングは、第１のタイミング信号発生回路２
３から出力される読み出しタイミング信号により
制御される。この読み出しタイミング信号を受け
たメモリ制御回路２２は、読み出しアドレス及び
読み出し信号（READ信号）を第１の記憶回路
２１に出力し、この記憶回路２１をアクセスす
る。次に、走査変換装置１０の書き込み制御回路
１０２は、前記読み出しタイミング信号（第１の
タイミング信号発生回路２３から出力される）に
同期して、書き込みアドレス及び書き込み信号を
第２の記憶回路１０１に出力する。この時点で第
１の記憶回路２１から読み出されていた画像情報
は映像バス９を介して走査変換装置１０の内部バ
ス（図示せず）に出力されているので、この画像
情報が第２の記憶回路１０１の所定アドレスに書
き込まれる。この書き込み動作が終了した時点で
続いて読み出し動作が行われる。読み出し動作
は、第１のタイミング信号発生回路２３から読み
出しタイミング信号が出力されていない期間に行
われる。このため、読み出し制御回路１０３は、
この読み出しタイミング信号の出力を監視してい
る。この期間に第２のタイミング信号発生回路１
０７から読み出しタイミング信号が出力される
と、読み出し制御回路１０８は読み出しアドレス
と読み出し信号（READ信号）を第２の記憶回
路１０１に出力する。この信号を受けて画像情報
が第２の記憶回路１０１の所定アドレスから読み
出される。この読み出された画像情報は、並直変
換器１０９内のデータレジスタに格納されビデオ
プロジエクタ１２のラスタスキヤンに同期したタ
イミングで直列データに変換される。この場合、
第２の記憶回路１０１は比較的アクセス時間の短
かい記憶素子が要求されるが、発明者の試験によ
れば、1024ドツト×1024ドツトの高解像度デイス
プレイに表示される画像情報をテレビ送規格の表
示装置に出力する場合には200nsのアクセス時間
の記憶素子を用いれば十分である。

本発明の別の実施例として、第２の記憶回路１
０１の記憶容量を第１の記憶回路２１の記憶容量
と同じにして、第１の記憶回路２１より出力され
る画像情報をすべて第２の記憶回路１０１に読み
込むようにした走査変換装置もある。この走査変
換装置の場合、第２の表示装置に出力される画像
情報は、読み出し制御回路により選択されて第２
の記憶回路１０１から読み出される。

また、詳述した実施例では、画像情報が並列デ
ータの形で記憶回路に読み、書きされているが、
これは直列データの形であつてもかまわない。こ
の際、読み出しタイミング信号は、ドツト表示の
タイミングで出力されることになる。

更に、２つの記憶回路２１，１０１が１ドツト
を１ビツトで記憶する構成ではなく、キヤラクタ
コードを記憶する記憶回路であつてもさしつかえ
ない。

以上、本発明の走査変換装置を詳細に説明した
が、本発明の走査変換装置を用いれば、民生用の
画像表示装置、例えば、ビデオプロジエクタ、
TV装置、ビデオテープレコーダ等を簡単に計算
機システムの端未として接続でき、大容量、高解
像度の画像情報をリアルタイムに表示することが
可能となる。

【図面の簡単な説明】

第１図は、スキヤンコンバータを使用した従来
の走査変換装置を示す図、第２図、第３図は、本
発明の走査変換装置の一実施例を示す図、第４図
は、CRTデイスプレイ装置の表示画面を示す図、
第５図は本発明の動作タイミングチヤートであ
る。１……TV装置、２……CRTデイスプレイ、４
……画像表示装置、２１……第１の記憶回路、２
２……メモリ制御回路、２３……第１のタイミン
グ信号発生回路、２４……並直変換器、９……映
像バス、１０……走査変換装置、１０１……第２
の記憶回路、１０２……書き込み制御回路、１０
３……Ｘ方向スタートアドレスレジスタ、１０４
……Ｙ方向スタートアドレスレジスタ、１０５…
…Ｘ方向表示長レジスタ、１０６……Ｙ方向表示
長レジスタ、１０７……第２のタイミング信号発
生回路、１０８……読み出し制御レジスタ、１０
９……並直変換器、１１０……NTSCエンコー
ダ、１１１……表示位置変換回路、１２……ビデ
オプロジエクタ。

Claims

【特許請求の範囲】

１第１の画像表示部に表示される画像情報を記
憶する第１の記憶回路と、前記第１の画像表示部
のラスタスキヤンに同期して前記第１の記憶回路
から画像情報を読み出すためのタイミング信号を
出力する第１のタイミング信号発生回路とを具備
した画像表示装置に接続され、前記第１の記憶回
路から前記第１の画像表示部に出力される画像情
報が書き込まれる第２の記憶回路と、前記第１の
タイミング信号発生回路から出力される読出しタ
イミング信号を得て前記第２の記憶回路の書き込
みを制御する書き込み制御回路と、前記第２の記
憶装置から読み出される画像情報を表示する前記
第１の画像情報とは異なる映像信号規格を持つた
第２の画像表示部と、前記第２記憶装置の読み出
しを制御する読み出し制御回路と、前記第２の画
像表示部の映像信号規格に適合した読み出しタイ
ミング信号を前記読み出し制御回路に出力する第
２のタイミング信号発生回路とを具備したことを
特徴とする走査変換装置。