JPH0313675B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MOSトランジスタを用いたマスク
ROM、PROM等の読出し専用半導体記憶装置、
特に読出し専用半導体記憶装置の読出し回路に関
するものである。

〔従来の技術〕

従来、このような分野の技術としては、特開昭
59−75495号公報、特開昭59−77700号公報、特公
昭59−13117号公報等に記載されるものがあつた。
以下その一般的な構成を図を用いて説明する。

第２図は従来の読出し専用半導体記憶装置
（ROM）の一構成例を示すブロツク図である。
第２図において、１はメモリセルマトリクスで、
このメモリセルマトリクス１は例えばＮチヤネル
MOSトランジスタからなる多数のメモリセル２
−１１〜２−１ｎ，…，２−ｍ１〜２−mnをマ
トリクス状に配列した構成をなす。メモリセルマ
トリクス１の行方向にはポリシリコン、ポリサイ
ド等で作られた複数のワード線３−１〜３−ｍが
配置されると共に、列方向にはアルミ等で作られ
た複数のデータ線４−１〜４−ｎが配置される。
そして各ワード線３−１〜３−ｍはそれぞれ行行
方向のメモリセル２−１１〜２−１ｎ，…，２−
ｍ１〜２−mnのゲートに接続されると共に、各
データ線４−１〜４−ｎはそれぞれ列方向のメモ
リセル２−１１〜２−ｍ１，…，２−１ｎ〜２−
mnのドレインに接続されている。列方向のメモ
リセル２−１１〜２−ｍ１，…，２−１ｎ〜２−
mnのソースは、それぞれ共通線５−１−ｍに接
続され、この各共通線５−１〜５−ｍに並列接続
された端子６を介して電源電圧V_ss（例えば、OV
またはそれに近い電圧）が与えられる。

一方、各ワード線３−１〜３−ｍはワード線デ
コーダ７に接続されると共に、各データ線４−１
〜４−ｎはマルチプレクサ８を介してセンスアン
プ（読取り増幅器）１０に接続されている。マル
チプレクサ８はデータ線デコーダ９により制御さ
れる。ここでワード線デコーダ７及びデータ線デ
コーダは符号化された入力信号１１，１２をそれ
ぞれ解読して１つの選択信号を出力するものであ
る。このうち、一方のワード線デコーダ７は、入
力信号１１を解読して選択信号をいずれかのワー
ド線３−１〜３−ｍに出力する。他方のデータ線
デコーダ９は、複数の出力線１３−１〜１３−ｎ
を介してマルチプレクサ８に接続され、解読した
選択信号をいずれかの出力線１３−１〜１３−ｎ
を介してマルチプレクサ８に与える。マルチプレ
クサ８は、複数の入力信号から１つの入力信号を
選択するもので、例えばMOSトランジスタから
なる複数のスイツチ素子１４−１〜１４−ｎを有
し、この各スイツチ素子１４−１〜１４−ｎのゲ
ートがそれぞれ各出力線１３−ｎ〜１３−１に接
続されると共に、各スイツチ素子１４−１〜１４
−ｎのソースが各データ４−ｎ〜４−１に、かつ
ドレインが共通線１５及び端子１６を介してセン
スアンプ１０にそれぞれ接続されている。そのた
め、データ線デコーダ９の選択信号がいずれかの
出力線１３−１〜１３−ｎに与えられると、マル
チプレクサ８内のいずれかのスイツチ素子１４−
１〜１４−ｎがオンし、これによりこのオンした
スイツチ素子に接続されたいずれかのデータ線４
−ｎ〜４−１とセンスアンプ１０とが共通線１５
及び端子１６を介して接続されることになる。

センスアンプ１０は、メモリセルマトリクス１
中の選択されたメモリセルの記憶状態（例えばメ
モリセルの導通、非導通）を検出する回路であ
り、データ線デコーダ９及びマルチプレクサ８と
ワード線デコーダ７とによつて選択されたメモリ
セルへデータ線４−１〜４−ｎ及び共通線５−１
〜５−ｎを介して電源電流を流し、この流出電流
から選択されたメモリセルの記憶状態を検出し、
読取りデータとしてデータ出力端子１７から出力
する。なお、メモリセルの導通、非導通は、メモ
リセル単位に配線の有無、MOSトランジスタの
形状、またはMOSトランジスタの電気的性質
（例えば、フローテイングゲートを有して該フロ
ーテイングゲートに電子が注入されているか否
か）を最小２通りに変化させることによつて区分
され、従つてこれを利用して、予めメモリセル内
にデータが書込まれている。なお、第２図中の１
８は、データ線４−ｎの浮遊容量であり、これは
各データ線４−１〜４−ｎにそれぞれ生じる。

第３図１，２は第２図中のMOSトランジスタ
からなるメモリセルの構造を説明するもので、第
３図１は例えば第２図中のメモリセル２−１１，
２−１２に相当するMOSトランジスタの平面図、
及び第３図２は第３図１のＡ−Ａ線断面図であ
る。

第３図１に示すように、Ｐ形半導体基板２０に
形成されたMOS専用トランジスタ２−１１，２
−１２は、ポリシリコンからなるワード線３−１
に接続されると共に、各々アルミからなるデータ
線４−１，４−２に接続されている。各データ線
４−１，４−２は開口部２１−１，２１−２を介
してＰ形半導体基板２０に形成されるN⁺領域２
２−１，２２−２とそれぞれ接続されている。ま
たこのN⁺領域２１−１，２１−２と対峙して他
のN⁺領域２３−１，２３−２がＰ形半導体基板
２０に形成され、該N⁺領域２３−１，２３−２
に電源電圧V_SSが印加される。また、第３図２に
示すように、Ｐ形半導体基板２０に形成された
N⁺領域２２−１，２３−１間の上にはゲート酸
化膜２４を介してポリシリコンからなるワード線
３−１が配置され、さらにこのワード線３−１上
に中間絶縁膜２５を介してアミルからなるデータ
４−１が配置されている。

このように構成されるMOSトランジスタ２−
１１，２−１２において、ゲート酸化膜２４下に
チヤネルが形成される（またはチヤネルのコンダ
クタンスがより増大する）ような高電圧がワード
線３−１に印加されると共に、データ線４−１，
４−２を介して一方のN⁺領域２２−１に他方の
N⁺領域２３−１の電圧V_SSより高い電圧が印加さ
れると、MOSトランジスタ２−１１，２−１２
が導通状態となり、高電位側のデータ線４−１，
４−２→N⁺領域２２−１→低電位側のN⁺領域２
３−１へと、電流が流れる。

なお、前記MOSトランジスタ２−１１，２−
１２等にデータを書込むには、コンタクト用開口
部２１−１，２１−２の有無、ゲート酸化膜２４
下のＰ形不純物濃度の変化、またはゲート酸化膜
２４とワード線３−１との間にフローテイングゲ
ート（浮遊ゲート）を入れてそのフローテイング
ゲート中の電荷の有無等を利用して行われる。

次に、以上のように構成されるROMの読出し
動作について説明する。

例えば、第２図に示されるメモリセル２−１ｎ
の記憶内容を読出すには、このメモリセル２−１
ｎのアドレス情報を含んだ信号１１，１２をワー
ド線デコーダ７及びデータ線デコーダ９に与え
る。するとデータ線デコーダ９から出力された選
択信号が出力線１３−１に与えられ、この選択信
号によつてマルチプレクサ８中のスイツチ素子１
４−１がオンし、データ線４−ｎとセンスアンプ
１０とが共通線１５及び端子１６を介して導通す
る。これと共に、ワード線デコーダ７によつて選
択されたワード線３−１の電位が上昇すると同時
に、センスアンプ１０からデータ線４−ｎへ高い
電圧が印加され電流が供給される。これにより選
択されたデータ線４−ｎの浮遊容量１８に電荷が
充電されて該データ線の電位が上昇する。データ
線４−ｎの電位が上昇した後、センスアンプ１０
では、データ線４−ｎの定電流流入時の電位、ま
たは該データ線４−ｎの定電圧印加時の流入電流
を測定してメモリセル２−１ｎのインピーダンス
を求め、これによつてメモリセル２−１ｎの導通
または非導通状態（すなわち記憶内容）を検出
し、読取りデータとして出力端子１７から出力す
る。

〔発明が解決しようとする問題点〕

しかしながら、上記構成のROMでは、ワード
線デコーダ７が駆動すべき容量負荷が大きく、し
かもこれがROMの高集積化に伴なつて増大する
結果、ワード線３−１〜３−ｍ末端への信号伝播
遅延をおこす。例えば、256kbit程度のROMにお
いて、ワード線３−１〜３−ｍの配線材料として
ポリシリコンを用いた場合、ワード線回路系の遅
延によるデータ出力遅延はROM全体の1/3以上
を占めている。このような信号伝播の遅延は読出
し速度を低下させるという問題点があつた。以
下、この問題点を第４図を参照しつつさらに説明
する。

第４図は第２図中のワード線３−１に係るメモ
リセル２−１１〜２−１ｎを抜き出した回路図で
ある。第４図で、仮にメモリセル２−１ｎが選択
されたとすると、非選択メモリセル２−１１〜２
−１（ｎ−１）のゲートと接地間による容量成分
（MOS容量）のため、メモリセル２−１ｎのゲー
トと接地間に負荷容量が接続されることになる。
これらワード線３−１の負荷容量となる非選択メ
モリセル２−１１〜２−１（ｎ−１）は、集積度
が向上すると極端にその数を増加させる。例え
ば、256kbitのROMの場合、信号伝達速度の遅延
防止とワード線デコーダの電力消費量低減を図る
ために該ワード線デコーダ７をメモリセルマトリ
クス１の中央に配置したとしても、メモリセル数
や行列で512×512個のとき、１本のワード線に
256個のメモリセルが配置される。そして高集積
化によるワード線長の増大に伴ないポリシリコン
からなる該ワード線の抵抗Ｒを考えれば、１本の
ワード線はMOS容量Ｃと抵抗Ｒとで梯子形のRC
遅延線を形成する。このため信号伝播遅延が生
じ、MOSの読出し速度を遅らせることになる。
この際各メモリセル２−１１〜２−１ｎのソース
がV_ss電位となつていることが、前述の負荷容量
を無視できないものとしている大きな理由となつ
ている。

さらに詳述すると、非選択メモリセル２−１１
〜２−１（ｎ−１）を形成する各MOSトランジ
スタは、そのソース及びドレインがV_ss電位であ
ると、ワード線３−１の電位が上昇するに伴なつ
てゲート酸化膜下に不要な反転層、つまりチヤネ
ルを形成することになる。この場合、反転層内の
電子は本来不要であるのもかかわらず、ワード線
電位の上昇と共に増加するため、それを同量の電
荷がワード線３−１を通してMOSトランジスタ
のゲート部に供給されないと、ワード線電位を上
昇させることができない。従つてワード線デコー
ダ７は、ワード電位上昇の際にそのほとんどが不
要であるにもかかわらず、該ワード線デコーダ内
のドライバを介して大量の電荷を選択したロード
線３−１に供給することが必要となる。

実際には、非選択状態が継続しているデータ線
４−１〜４−（ｎ−１）は、選択されたワード線
３−１との交点に存するメモリセル２−１１〜２
−１（ｎ−１）により（なお、このメモリセルは
データの書込みによつて選択的に導通状態にあ
る）、過去の選択時に浮遊容量に蓄積した電荷を
放出してV_ss電位となつている状態のものがほと
んどである。そしてROMの集積度の向上によ
り、このV_ss電位状態をとるデータ線４−１〜４
−（ｎ−１）の数も増大する。また当然に電源投
入時にはすべてのデータ線４−１〜４−ｎはV_ss
電位にある。これらのデータ線４−１〜４−（ｎ
−１）は、前述のごとく選択されたワード線３−
１の電位が各メモリセル２−１１〜２−１（ｎ−
１）を形成するMOSトランジスタの閾値電圧を
越えると同時に、その交点に存在するMOSトラ
ンジスタの反転層を形成させることになる。その
ためこのMOSトランジスタのゲート酸化膜を絶
縁膜とする極めて電極間隔の狭いMOS容量とな
つて無視できない容量負荷を形成する状態を作り
出してしまう。このためワード線負荷容量の増大
によるワード線伝播遅延がおこり、読出し速度が
遅くなるという問題点があつた。

本発明は、前記従来技術が持つていた問題点と
して、非選択メモリセルによるワード線負荷容量
の増大と、これによるワード線伝播遅延の点につ
いて解決した高速読出し可能な装置を提供するも
のである。

〔問題点を解決するための手段〕

本発明は、前記問題点を解決するために、読出
し専用半導体記憶装置において、読出し時に複数
のデータ線中の少なくとも１つの選択されたデー
タ線からセンスアンプへ電流が流入し得るように
構成すると共に、この電流流入量に基づき選択さ
れたメモリセルの記憶状態を検出するように前記
センスアンプを構成したものである。

〔作用〕

本発明によれば、以上のように読出し専用半導
体記憶装置を構成したもので、メモリセルを中心
としてセンスアンプ側のデータ線及びそれと反対
側の共通線が共に高電位に維持され、読出し時に
選択されたメモリセルがオン状態となるとそのメ
モリセルのセンスアンプ側データ線のみが低電位
となつて該データ線を介してセンスアンプへ電流
が流れる。これによつてセンスアンプは電流流入
量から選択されたメモリセルの記憶状態を検出す
るように働く。しかも読出し時におけるオフ状態
の非選択メモリセルのソース及びドレインが高電
位となるため、チヤネル形成が阻止され、選択さ
れたワード線の負荷容量とならない。これによつ
て選択されたワード線の負荷容量を軽減できる。
従つて前記問題点を除去できるのである。

〔実施例〕

第１図は本発明の実施例を示す読出し専用半導
体記憶装置（ROM）の構成ブロツク図である。
なお、第１図において第２図〜第４図中の要素と
同一の要素には同一の符号が付されている。

そしてこのROMが第２図のものと異なる点
は、各メモリセル２−１１〜２−１ｎ，…，２−
ｍ１〜２−mnのドレインに共通接続された端子
６に、電位線１００、減圧回路１０１及び電源１
０２を直列に接続すると共に、各データ線４−１
〜４−ｎのマルチプレクサ８と反対側の端にそれ
ぞれ電位低下防止用の抵抗体１０３−１〜１０３
−ｎを接続し、該抵抗体１０３−１〜１０３−ｎ
をを共通線１０４を介して前記端子６に接続した
ことである。さらに端子１０５を介して共通線１
５に接続されるセンスアンプ１０６を、該端子１
０５から流入される電流量に基づき選択されたい
ずれかのメモリセル２−１１〜２−mnの記憶状
態を検出し出力端子１０７から出力するように構
成している。

ここで、減圧回路１０１は、２個のエンハンス
メント形MOSトランジスタ１２０，１２１を用
い、このMOSトランジスタ１２０，１２１を負
荷MOSとして直列接続した構成をなす。そのた
め、電源端子１０２に電源電圧V_cc（例えば＋5V）
を印加すると、減圧回路１０１は、電源電圧V_cc
と後述するセンスアンプ１０６内の低電位V_ss（例
えば、0Vまたはそれに近い電圧）との中間電位
になるように電圧を下げて端子６に与える。これ
によりメモリセル２−１１〜２−mnのスイツチ
ングによるデータ線４−１〜４−ｎの電位振幅を
必要以上に大きくしないように抑制し、消費電力
の増大と信号伝播速度の低下を防止している。

各データ線４−１〜４−ｎに接続される抵抗体
１０３−１〜１０３〜ｎは、非選択データ線４−
１〜４−ｎがこれに接続されたメモリセル２−１
１〜２−mn内のPNジヤクシヨン等による電流リ
ークによつて電位が低下しないようにするための
ものである。従つて抵抗体１０３−１〜１０３−
ｎはメモリセル２−１１〜２−mnの電流駆動能
力に比して十分大きな抵抗値を有する。

第５図は第１図のセンスアンプ１０６の回路構
成例を示すものである。このセンスアンプ１０６
は、入力用端子１０５から入力される電流量を電
圧量に変換する変換回路１３０と、変換回路１３
０の基準となる電圧を作る基準電圧回路１４０
と、変換回路１３０と基準電圧回路１４０との出
力電圧差を増幅する差動増幅回路１５０と、差動
増幅回路１５０の出力の電位振幅を増幅してデー
タ出力端子１０７から出力するインバータ１６０
とより構成される。

ここで、変換回路１３０は、エンハンスメント
形MOSトランジスタ１３１，１３２と、デプレ
ツシヨン形MOSトランジスタ１３３とが直列接
続され、さらにMOSトランジスタ１３１のドレ
イン側に入力用端子１０５が接続されると共に、
MOSトランジスタ１３３のソース・ゲート間が
接続された構成をなす。このような変換回路１３
０と対向して並列的に設けられる基準電圧回路１
４は、エンハンスメント形MOSトランジスタ１
４１，１４２とデプレツシヨン形MOSトランジ
スタ１４３とが直列接続され、MOSトランジス
タ１４２のドレイン側が、MOSトランジスタ１
４１，１４２，１４３のゲート及び前記MOSト
ランジスタ１３２のゲートにそれぞれ接続された
構成をなす。

そして変換回路１３０及び基準電圧回路１４０
において、MOSトランジスタ１３１は１４１に
比して適当に電流駆動能力が高く選択されると共
に、MOSトランジスタ１３２と１４２、及び１
３３と１４３とはそれぞれ同じ特性のトランジス
タが用いられる。またMOSトランジスタ１３１，
１４１のソースは、電源電圧V_ssに保持されると
共に、MOSトランジスタ１３３，１４３のドレ
インには電源電圧V_ccが印加される。なお、MOS
トランジスタ１３３のゲート側の端子部１３３ａ
は、メモリセル２−１１〜２−mnの記憶状態に
応じて電位変動する部分、MOSトランジスタ１
４２のソース側の端子部１４２ａ、データ線４−
１〜４−ｎと電位を比較される部分、及びMOS
トランジスタ１４３のゲート側の端子部１４３ａ
は、これと対応する端子部１３３ａと比較される
定電圧部分である。

また、差動増幅回路１５０は、共通用のMOS
トランジスタ１５１と、このMOSトランジスタ
１５１に並列接続されたMOSトランジスタ１５
２，１５３及びMOSトランジスタ１５４，１５
５とより構成される。ここで、共通用のMOSト
ランジスタ１５１のゲートに電源電圧V_cc、ソー
スに電源電圧V_ssがそれぞれ印加されると共に、
各MOSトランジスタ１５２，１５４のゲートに
前記端子部１３３ａ，１４３ａがそれぞれ接続さ
れる。そして端子部１３３ａ，１４３ａから与え
る入力電圧に差があれば、この電圧差がMOSト
ランジスタ１５２，１５４で増幅され、負荷用
MOSトランジスタ１５３，１５５のゲートから
出力されてインバータ１６０に与えられる。この
インバータ１６０はエンハンスメント形MOSト
ランジスタ１６１と、負荷用のデプレツシヨン形
MOSトランジスタ１６２との直列回路で構成さ
れる。そしてMOSトランジスタ１６１のゲート
に差動増幅回路１５０の出力電圧が与えられる
と、これがMOSトランジスタ１６１で増幅され、
該MOSトランジスタ１６１のドレインからデー
タ出力端子１０７へ出力される。

なお、第１図の端子６等、及び第５図における
電源電圧V_ssに接続されたMOSトランジスタ１３
１，１３２等により、読出し時に、選択されたデ
ータ線（例えば、４−１〜４−ｎ中の１本）から
センスアンプ１０６へ、電流が流入可能な回路構
成になつている。

次に、以上のように構成されるROMの動作に
ついて第１図、第５図及び第６図を参照しつつ説
明する。なお、第６図は第１図中のワード線３−
１に係るメモリセル２−１１〜２−１ｎを抜き出
した回路図である。

先ず、第１図において、ワード線デコーダ７及
びデータ線デコーダ９によりそれぞれワード線３
−１〜３−ｍ及びデータ線４−１〜４−ｎの各一
本、例えば３−１，４−ｎが選択される。ここ
で、データ線４−１〜４−ｎに関して、直前まで
選択されていたデータ線はセンスアンプ１０６と
導通状態にあつたために電源電圧V_ssに近い電位
である。そして新しく選択されたデータ線４−ｎ
は選択後に急速にV_ssに近い電位となるが、その
他の非選択データ線４−１〜４−（ｎ−１）はセ
ンスアンプ１０６と非導通のためにすべて端子６
の電位と同じになる。端子６の電位は電圧V_ccと
V_ssの中間電位であるから、V_cc＝＋5V、V_ss＝０
とすると、＋3V程度である。例えば、ROMが
256kbit、８データ出力の場合、１つのデータ出
力に対応するデータ線４−１〜４−ｎの本数は64
本程度であるから、その内２本がセンスアンプ１
０５と導通状態にあるから、残り62本の非選択デ
ータ線４−１〜４−（ｎ−１）が3V程度の電位と
なる。

この状態で選択されたワード線３−１は電位を
上昇することになるが、各メモリセル２−１１〜
２−mnをエンハンスメント形MOSトランジスタ
で構成した場合、各MOSトランジスタの閾値電
圧をV_Tとすると、（V_T＋3V）まで電位が上昇し
なければチヤネルを形成し始めない。そのためそ
の点まで電位が上昇するのに必要な電荷量は、
MOSトランジスタのゲート酸化膜下の空乏層を
形成するに必要なもの、及び電流遮断時の対ソー
ス・ドレイン容量を充電するもののみであるか
ら、極めて少ない。

実際にはメモリセル２−１１〜２−mnを構成
するエンハンスメント形MOSトランジスタは、
狭チヤネル効果により、トランジスタ分離用酸化
膜下の高濃度不純物の影響で基板効果を大きく受
ける。このため、前記のような電位（V_T＋3V）
の状態ではMOSトランジスタの半導体基板２０
は3Vの基板バイアスを受けていることになるの
で、閾値電圧V_Tが１〜2Vであり、特に電気的に
書込み可能なEPROMでは２〜3Vとなる。従つ
て現実には非選択メモリセル２−１１〜２−１
（ｎ−１）のMOSトランジスタでは、ワード線３
−１が電源電圧V_ccまで上昇してもチヤネルがほ
とんど形成されない。このため、第６図に示すよ
うに、非選択メモリセル２−１１〜２−１（ｎ−
１）がワード線３−１の負荷容量とならないの
で、ワード線３−１の負荷容量が極めて小さくな
り、その伝播遅延が著しく改善されることにな
る。

また選択されたメモリセル２−１ｎを構成する
MOSトランジスタについては、それがオン状態
となつてセンスアンプ入力端子１０５と導通し、
ソース電位がほぼV_ss電位となるため、このMOS
トランジスタのドレインからソースを経てセンス
アンプ１０６へと電流が流れ、該センスアンプ１
０６で電流流入量から選択されたメモリセル２−
１（ｎ−１）の記憶内容が検出される。このよう
にメモリセル２−１ｎのソース電位がほぼV_ss電
位であるため、第２図のような従来の電流流出形
センス方式と比べてみても電流駆動能力は同等で
ある。従つてセンスアンプ１０６が検出すべき電
流量は従来の方式と比べてみても同一である。

また、この電流流入を検出するに際して、検出
すべき電位を十分低く抑えなければ、従来の方式
と同等なメモリセル２−１ｎからの電流量が確保
できないことになる。ところがセンスアンプ１０
６を例えば第５図のように構成したことにより、
検出電位を（V_ss＋0.1V）程度まで下げることが
可能となる。

すなわち、第５図の回路において、入力用端子
１０５はデータ線デコーダ９によつて選択された
１本のデータ線、例えば４−ｎと接続される。そ
して、入力用端子１０５からの電流流入がなけれ
ば、端子部１３３ａの電位は端子部１４３ａに比
べてわずかに低くなる。一方、端子１０５から電
流流入があれば、MOSトランジスタ１３１のド
レイン電位がわずかに上昇して端子部１４２ａの
電位より高くなるため、端子部１３３ａの電位が
端子部１４３ａの電位より高くなる。従つてこの
ような状態を差動増幅回路１５０及びインバKgタ
１６０で増幅することにより、所望のデータ出力
を出力端子１０７より得ることができる。

また、データ線デコーダ９によるデータ線４１
〜４−ｎの切換時において、切換前の被選択デー
タ線の浮動容量に充電されていた電荷が多量に入
力用端子より流入した大きな電位上昇が起こるお
それがある。このような電位上昇はセンスアンプ
１０６の誤動作を招くため、前記電荷を急速に放
出して上昇電位を速やかに降下させる必要があ
る。第５図のセンスアンプ１０６では、入力用端
子１０５において通常の検出レベル（例えば、
0.1V）以上の電位上昇が起こると、端子部１３
３ａの電位が同幅に上昇し、これによつてMOS
トランジスタ１３１が急激にその電流駆動能力を
増大させる。すると端子１０５の電位は短時間の
うちに通常検出レベルまで下降するため、センス
アンプ１０６の誤動作を防止できる。

而して本実施例にあつては、選択時において、
非選択データ線、例えば４−１〜４−１（ｎ−
１）の電位をV_ccとV_ssの中間電位とすると共に、
選択ワード線、例えば３−１の電位を高電位とす
るので、非選択メモリセル２−１１〜２−１
（ｎ）のゲート及びソースが共に高電位となつて
チヤンネル形成が阻止される。そのため非選択メ
モリセル２−１１〜２−１（ｎ−１）は選択ワー
ド線３−１の負荷容量とならない。このように選
択ワード線３−１の負荷容量が減少するため、ワ
ード線３−１信号伝播が速くなり、従つてROM
の読出し速度を高速にすることが可能となる。し
かも選択ワード線３−１の負荷容量が考少するた
め、この選択ワード線３−１に電荷を供給するた
めのワード線デコーダ７内のドライバの容量と小
さくでき、従つてドライバの設計が容易になると
共に、消費電流の低減化が図れる。

なお、上記実施例において、減圧回路１０１を
省略した場合、非選択データ線の電位がV_ccとな
り、V_ccとV_ssの中間電位よりも高くなる。すると
電位が高い分だけデータ線のの電位振幅が大きく
なり、それに対応してわずかに読出し速度が遅く
なるものの、回路構成が簡単になるという利点が
ある。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、
読出し時に複数のデータ線中の少なくとも１つの
選択されたデータ線からセンスアンプへ電流が流
入可能な回路構成にし、さらにこの電流流入量に
基づき選択されたメモリセルの記憶状態を検出す
るように前記センスアンプを構成したので、非選
択メモリセルがワード線負荷容量とならず、ワー
ド線切換時のワード線の負荷容量が減少する。こ
のため信号伝播速度が速くなり、データの読出し
速度を高速化できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すROMの構成
図、第２図は従来のROMの構成図、第３図１，
２は第２図中のメモリセルの構造説明図、第４図
は第２図の動作説明図、第５図は第１図中のセン
スアンプの回路図、第６図は第１図の動作説明図
である。 １……メモリセルマトリクス、２−１１〜２−
mn……メモリセル、３−１〜３−ｎ……ワード
線、４−１〜４−ｎ……データ線、５−１〜５−
ｎ，１５，１０４……共通線、７……ワード線デ
コーダ、８……マルチプレクサ、９……データ線
デコーダ、１０１……減圧回路、１０３−１〜１
０３−ｎ……抵抗体、１０６……センスアンプ。

Claims (1)

1. 【特許請求の範囲】 １ マトリクス状に配列され少なくとも１つの
   MOS構造を有する複数のメモリセルと、行方向
   に配列され前記MOS構造を有するメモリセルの
   ゲートに接続された複数のワード線と、列方向に
   配列され前記MOS構造を有するメモリセルのソ
   ースまたはドレインに接続された複数のデータ線
   と、前記複数のデータ線に選択的に接続され前記
   データ線及びワード線を介して選択されるメモリ
   セルの記憶状態を検出するセンスアンプとを備え
   た読出し専用半導体記憶装置において、 前記センスアンプの入力側に比べて前記メモリ
   セルのソース及びドレイン側を高電位に保持し
   て、読出し時に前記複数のデータ線中の少なくと
   も１つの選択されたデータ線から前記センスアン
   プへ電流を流入させ得る回路構成にし、 前記センスアンプは前記電流流入量に基づき前
   記選択されたメモリセルの記憶状態を検出する構
   成にしたことを特徴とする読出し専用半導体記憶
   装置。