JPH03137735A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03137735A JPH03137735A JP1277516A JP27751689A JPH03137735A JP H03137735 A JPH03137735 A JP H03137735A JP 1277516 A JP1277516 A JP 1277516A JP 27751689 A JP27751689 A JP 27751689A JP H03137735 A JPH03137735 A JP H03137735A
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- input
- signal
- circuit
- integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、出力バンファを有する半導体集積回路で、
特にマイクロコンピュータやゲートアレイになどＬＳＩ
の入出力回路における出力バンファの電気的緒特性を測
定するためのモードを備えた半導体集積回路に関するも
のである。
特にマイクロコンピュータやゲートアレイになどＬＳＩ
の入出力回路における出力バンファの電気的緒特性を測
定するためのモードを備えた半導体集積回路に関するも
のである。
出力バッファを有する半導体集積回路として、マイクロ
コンピュータを例に挙げそのブロック図を第５図に示す
。同図において、（１００）’は入出力回路、（２００
）はその他の信号処理回路であり、両者はシングルチッ
プに形成されている。 （１０１） はチップの入力
端子、（１０２） はチップの出力端子、（１０３）は
チップの入出力端子である。そして、入出力回路（１０
０） は複数の入力端子（１０１）に結合された入力ポ
ート（１０４） 複数の出力端子（１０２）に結合
された出力ボート（１０５） 、複数の入出力端子（１
０３）に結合された入出カポ−） （１０６）で構成さ
れている。また、信号処理回路（２００）は入力ポート
（１０４）を介して得られる基本クロック（ＢＣＬＫ信
号）を受は取り、内部クロック（ＣＬＫ信号）を発生し
てチップ内の各部へ出力するクロック発生回路（２０１
） 、チップ内の各部を制御するコントロール回路（２
０２） 、プログラムやデータを記憶しているメモリ回
路（２０３）で構成されている。
コンピュータを例に挙げそのブロック図を第５図に示す
。同図において、（１００）’は入出力回路、（２００
）はその他の信号処理回路であり、両者はシングルチッ
プに形成されている。 （１０１） はチップの入力
端子、（１０２） はチップの出力端子、（１０３）は
チップの入出力端子である。そして、入出力回路（１０
０） は複数の入力端子（１０１）に結合された入力ポ
ート（１０４） 複数の出力端子（１０２）に結合
された出力ボート（１０５） 、複数の入出力端子（１
０３）に結合された入出カポ−） （１０６）で構成さ
れている。また、信号処理回路（２００）は入力ポート
（１０４）を介して得られる基本クロック（ＢＣＬＫ信
号）を受は取り、内部クロック（ＣＬＫ信号）を発生し
てチップ内の各部へ出力するクロック発生回路（２０１
） 、チップ内の各部を制御するコントロール回路（２
０２） 、プログラムやデータを記憶しているメモリ回
路（２０３）で構成されている。
尚、（２０４）は入出力回路（１００） と信号処理回
路（２００）間で信号授受を行うバスである。
路（２００）間で信号授受を行うバスである。
次に、入出力回路（１００）の−例を第６図に示す。
同図において、（１０７） は入カポ−） （１０４）
の入力バッファ、（１０８）は出力ボート（１０５）の
化カバソファ、（１０９）は入出カポ−１−（１０６）
の出力制御機能付き出力バッファであり、その制御端子
にイネーブル信号を受けて高インピーダンス状態の時に
非動作となる。又、（１１０） は入出カポ−） （１
０６）の入力バッファである。尚、入出力ポート（１０
６）について、化カバソファ（１０９）からの出力信号
は入カバソファ（１１０）を介して信号処理回路（２０
０）に戻されることになるが、バス（２０４）の手前で
図示しないゲート手段により読み込みが制御′Ｂされる
。
の入力バッファ、（１０８）は出力ボート（１０５）の
化カバソファ、（１０９）は入出カポ−１−（１０６）
の出力制御機能付き出力バッファであり、その制御端子
にイネーブル信号を受けて高インピーダンス状態の時に
非動作となる。又、（１１０） は入出カポ−） （１
０６）の入力バッファである。尚、入出力ポート（１０
６）について、化カバソファ（１０９）からの出力信号
は入カバソファ（１１０）を介して信号処理回路（２０
０）に戻されることになるが、バス（２０４）の手前で
図示しないゲート手段により読み込みが制御′Ｂされる
。
ここで、Ｉ Ａ ｆｉｌ〜Ｉ Ａ （Ｋ） 、 ｒ
Ｂ（１１〜ｒＢ（Ｎ）は入力信号、ＯＡ （１１〜ＯＡ
（Ｍ）、０８口）〜０Ｂ（Ｎ）は出力信号、ＯＥ （
１１〜ＯＥ （Ｎ）はイネーブル信号となる出力信号で
ある。
Ｂ（１１〜ｒＢ（Ｎ）は入力信号、ＯＡ （１１〜ＯＡ
（Ｍ）、０８口）〜０Ｂ（Ｎ）は出力信号、ＯＥ （
１１〜ＯＥ （Ｎ）はイネーブル信号となる出力信号で
ある。
さて、以上の様な入出力回路の化カバソファは、チップ
内の信号処理回路（２００）で生成された出力信号を外
部へ送出する際に、外部機器との信号レベルのマツチン
グや高速伝送のために、出力信号を所定レベルへ増幅す
る働きがある。従って、化カバソファの電気的緒特性に
異常がないかどうかをチエツクするために、化カバソフ
ァの出力信号の論理レベルや、出力制御機能付き化カバ
ソファの場合には制ｆ１１端子が高インピーダンス状態
時の漏れ電流などを測定してやる必要がある。
内の信号処理回路（２００）で生成された出力信号を外
部へ送出する際に、外部機器との信号レベルのマツチン
グや高速伝送のために、出力信号を所定レベルへ増幅す
る働きがある。従って、化カバソファの電気的緒特性に
異常がないかどうかをチエツクするために、化カバソフ
ァの出力信号の論理レベルや、出力制御機能付き化カバ
ソファの場合には制ｆ１１端子が高インピーダンス状態
時の漏れ電流などを測定してやる必要がある。
従来のマイクロコンピュータで出力バッファの電気的緒
特性を測定する場合は、まず出カバ、ファの出力信号の
論理レベルを１１”または“○”に決定して測定するた
めに、基本クロック（ＢＣＬＫ信号）を入カポ−） （
１０４）を介してクロ・７り発生回路（２０１）に取り
込むことから始める。そしてクロック発生回路（２０１
）でその基本クロックに基づいて内部クロック（ＣＬＫ
信号）を発生させ、この内部クロックによりコントロー
ル回路（２０２）で、メモリ回路（２０３）から読み出
した命令語に従ってコントロール信号（ＣＴＲＬ信号）
を発生させる。すなわち、このコントロール信号により
入出力回路（１００）の化カバソファ（１０８）の入力
信号の論理レベルや出力制御機能付き出力バッファ（１
０９）の入力信号の論理レベルとイネーブル信号フ１の
出力信号の論理レベルや漏れ電流などの測定を行う。
特性を測定する場合は、まず出カバ、ファの出力信号の
論理レベルを１１”または“○”に決定して測定するた
めに、基本クロック（ＢＣＬＫ信号）を入カポ−） （
１０４）を介してクロ・７り発生回路（２０１）に取り
込むことから始める。そしてクロック発生回路（２０１
）でその基本クロックに基づいて内部クロック（ＣＬＫ
信号）を発生させ、この内部クロックによりコントロー
ル回路（２０２）で、メモリ回路（２０３）から読み出
した命令語に従ってコントロール信号（ＣＴＲＬ信号）
を発生させる。すなわち、このコントロール信号により
入出力回路（１００）の化カバソファ（１０８）の入力
信号の論理レベルや出力制御機能付き出力バッファ（１
０９）の入力信号の論理レベルとイネーブル信号フ１の
出力信号の論理レベルや漏れ電流などの測定を行う。
この様に、化カバソファ（１０８）や出力制御機能クロ
コンピユータ全体を動作させていた。
コンピユータ全体を動作させていた。
従来の半導体集積回路は以上の様に構成されているので
化カバソファや出力制御機能付き化カバソファの電気的
緒特性を測定する場合、出カバ７フアや出力制御機能付
き化カバソファの入力信号から基本クロックを入力して
、半導体集積回路全体を動作させなければならず、手間
がかかる上に、化カバソファの電気的緒特性の測定結果
に集積回路全体の状態が影響を及ぼすという恐れがあり
、出力バッファ単体の性能を評価しにくいという問題点
があった。
化カバソファや出力制御機能付き化カバソファの電気的
緒特性を測定する場合、出カバ７フアや出力制御機能付
き化カバソファの入力信号から基本クロックを入力して
、半導体集積回路全体を動作させなければならず、手間
がかかる上に、化カバソファの電気的緒特性の測定結果
に集積回路全体の状態が影響を及ぼすという恐れがあり
、出力バッファ単体の性能を評価しにくいという問題点
があった。
この発明は、かかる問題点を解決するためになされたも
のであり、集積回路全体としての影響度が少なく、容易
に性能を評価できる出カバ、ファを有した半導体集積回
路を得ることを目的としている。
のであり、集積回路全体としての影響度が少なく、容易
に性能を評価できる出カバ、ファを有した半導体集積回
路を得ることを目的としている。
この発明に係る半導体集積回路においては、化カバソフ
ァの入力段に選択回路を設け、信号処理回路から得られ
る出力信号と入出力回路を介して入力される入力信号の
内一方を、入出力回路を介して人力される他の入力信号
に応じて選択し出力バッファへ導くように構成したもの
である。
ァの入力段に選択回路を設け、信号処理回路から得られ
る出力信号と入出力回路を介して入力される入力信号の
内一方を、入出力回路を介して人力される他の入力信号
に応じて選択し出力バッファへ導くように構成したもの
である。
上記の様に構成された半導体集積回路では、信号処理回
路から得られる出力信号を用いなくとも、入出力回路を
介して入力される入力信号により、外部から直接的に出
力バッファへの入力信号の論理レヘル等が決定される。
路から得られる出力信号を用いなくとも、入出力回路を
介して入力される入力信号により、外部から直接的に出
力バッファへの入力信号の論理レヘル等が決定される。
フ”
第１図はこの発明の一実施を示すダロンク図であり、マ
イクロコンピュータを例に挙げて説明する。尚、従来装
置と同一符号は同−又は相当部分を示す。（３００）
は入出力回路（１００）を介して入力される入力信号を
受けて、その内の一入力信号に応して他の入力信号を後
述する選択回路（４００）へ供給すると共に、選択回路
（４００）の選択動作を制御する制御′ｎ回路、（４０
０）は信号処理回路（２００）から得られる出力信号と
入出力回路（１００）から入力される上記入力信号を受
けて、その内の何れか一方の信号を制御回路（３００）
の制御信号に応じて入出力回路（１００）へ選択出力す
る選択回路である。
イクロコンピュータを例に挙げて説明する。尚、従来装
置と同一符号は同−又は相当部分を示す。（３００）
は入出力回路（１００）を介して入力される入力信号を
受けて、その内の一入力信号に応して他の入力信号を後
述する選択回路（４００）へ供給すると共に、選択回路
（４００）の選択動作を制御する制御′ｎ回路、（４０
０）は信号処理回路（２００）から得られる出力信号と
入出力回路（１００）から入力される上記入力信号を受
けて、その内の何れか一方の信号を制御回路（３００）
の制御信号に応じて入出力回路（１００）へ選択出力す
る選択回路である。
尚、入出力回路（１００） 、信号処理回路（２００）
制御回路（３００） 、選択回路（４００） はシング
ルチップに形成されている。又、ＥＮＡＢＬＥ、ＤＡＴ
Ａ、ＰＩＮＴＦＳＴ１ はそれぞれ入力信号ＴＡ（Ｋ−食）、ＩＡ（Ｋ−せ）、
ＩＡ（Ｋ）に対応している。
制御回路（３００） 、選択回路（４００） はシング
ルチップに形成されている。又、ＥＮＡＢＬＥ、ＤＡＴ
Ａ、ＰＩＮＴＦＳＴ１ はそれぞれ入力信号ＴＡ（Ｋ−食）、ＩＡ（Ｋ−せ）、
ＩＡ（Ｋ）に対応している。
次に、ｉｌ＋御回路（３００）の一実施例を第２図に示
す。（３０１） はＰＩＮＴＥＳＴ信号によりＤＡＴ
Ａ信号のゲートとなるＮＡＮＤゲート、（３０２）
はＰＩＮＴＦＳＴ信号によりＥＮＡＢＬＥ信号のゲート
トなルＮＡＮＤケート、（３０３）及び（３０４）はイ
ンバータである。ここで、ＰＩＮＴＥＳＴ信号は選択回
路（４００）に対する制御回路（３００）の制御信号Ｐ
Ｔとして出力され、ＤＡＴＡ信号、 ＥＮＡＢＬＥ信号
はそれぞれＮＡＮＯゲート（３ｏ２） インバータ
（３０３）からＰＴＯＤ信号、ＰＴＥＮ信号として選択
回路（４００）へ出力される。
す。（３０１） はＰＩＮＴＥＳＴ信号によりＤＡＴ
Ａ信号のゲートとなるＮＡＮＤゲート、（３０２）
はＰＩＮＴＦＳＴ信号によりＥＮＡＢＬＥ信号のゲート
トなルＮＡＮＤケート、（３０３）及び（３０４）はイ
ンバータである。ここで、ＰＩＮＴＥＳＴ信号は選択回
路（４００）に対する制御回路（３００）の制御信号Ｐ
Ｔとして出力され、ＤＡＴＡ信号、 ＥＮＡＢＬＥ信号
はそれぞれＮＡＮＯゲート（３ｏ２） インバータ
（３０３）からＰＴＯＤ信号、ＰＴＥＮ信号として選択
回路（４００）へ出力される。
更に、選択回路（４００）の一実施例を第３図に示す。
（４０１）はインバータ、（４０２）〜（４１３）はＰ
チャネル型ＭＯＳトランジスタ、（４１４）〜（４量５
）はＮチャネル型ＭＯ５）ランジスタであり、一対のＰ
チャネル型ＭＯ５）ランジスタとＮチャネル型ＭＯ３）
ランジスタでトランスファゲートを成し、２＆ｔｌのト
ランスファゲートと先のインバータ（４０１）により２
人力１出力の選択器を構成している。ここで、Ａ ！１
１〜Ａ （Ｍ）及びＢ （１）〜Ｂ （Ｎ）は信号処理
回路（２００）から発生される出力信号、Ｅ （１１〜
Ｅ （Ｎ）は同じく出力信号でありイネーブル信号とな
る０例えば、チップ内部のＢ（１）信号と千ノブ外部か
らのＰＴＯＤ信号はチップ外部からのＰＴ傷信号応して
選択器（４０１） （４０８） （４０９） （４２０
） （４２１）で選択されＯＢ ｆｉｌ信号として出力
バッファ（１０９）へ出力される。
チャネル型ＭＯＳトランジスタ、（４１４）〜（４量５
）はＮチャネル型ＭＯ５）ランジスタであり、一対のＰ
チャネル型ＭＯ５）ランジスタとＮチャネル型ＭＯ３）
ランジスタでトランスファゲートを成し、２＆ｔｌのト
ランスファゲートと先のインバータ（４０１）により２
人力１出力の選択器を構成している。ここで、Ａ ！１
１〜Ａ （Ｍ）及びＢ （１）〜Ｂ （Ｎ）は信号処理
回路（２００）から発生される出力信号、Ｅ （１１〜
Ｅ （Ｎ）は同じく出力信号でありイネーブル信号とな
る０例えば、チップ内部のＢ（１）信号と千ノブ外部か
らのＰＴＯＤ信号はチップ外部からのＰＴ傷信号応して
選択器（４０１） （４０８） （４０９） （４２０
） （４２１）で選択されＯＢ ｆｉｌ信号として出力
バッファ（１０９）へ出力される。
次に、出力バッファの電気的緒特性を測定する場合の動
作について説明する。まず、半導体集積回路をリセット
して初期状態に設定した後、複数の入力端子（１０１）
の中で信号処理回路（２００）の動作に支障を起たさな
い入力端子を利用して、出力制御機能付き出力バッファ
（１０９）の状態を制御するＥＮＡＢＬＥ信号、出力バ
ッファ（１０８）及び出力制御機能付き出力バッファ（
１０９）の入力信号とするＤＡＴＡ信号、選択回路（４
００）の選択動作を制御するＰＩＮＴＦＳＴ信号をそれ
ぞれチップ外部から入力する。
作について説明する。まず、半導体集積回路をリセット
して初期状態に設定した後、複数の入力端子（１０１）
の中で信号処理回路（２００）の動作に支障を起たさな
い入力端子を利用して、出力制御機能付き出力バッファ
（１０９）の状態を制御するＥＮＡＢＬＥ信号、出力バ
ッファ（１０８）及び出力制御機能付き出力バッファ（
１０９）の入力信号とするＤＡＴＡ信号、選択回路（４
００）の選択動作を制御するＰＩＮＴＦＳＴ信号をそれ
ぞれチップ外部から入力する。
そこで、各信号の論理レベルに応した直理値表を第４図
に示す、この第４図を参照して第１図ないし第３図に示
す回路の動作を詳述する。 ’ＰＩＮＴＥＳＴ信号が“
Ｌ”の時、つまり出力バッファの電気的緒特性の測定を
行なわないときＰＴ傷信号“Ｌ”になる、ゆえに信号処
理回路（２００）からの出力信号並びにＥ ｆｉｌ〜Ｅ
（Ｎ）Ａ（ｔ）〜Ａ （Ｍ）及びＢ （１１〜Ｂ （Ｎ
）を受けるトランスファゲート（４０３）（４１５）
、 （４０５） （４１７） 、 （４０９） （４２
１）、 （４１３） （４２５） 、 （４０７）（４
１９）、（４１１Ｈ４２３）はそのＰチャネル型ＭＯＳ
トランジスタのゲートがＬ″ Ｎチャネル型ＭＯＳトラ
ンジスタのゲートが＠Ｈ″となるためＯＮ状態になり、
信号処理回路（２００）がらの各出力信号が出力バッフ
ァ（１０Ｂ）の入力信号や出カ制御機能付キ出力バッフ
ァ（１０９） の入力信号やイネーブル信号として入力
される０次にＰＩＮＴＩＩ！ＳＴ信号が“Ｈ”つまり出
力バッファの電気的緒特性の測定を行うときを考える。
に示す、この第４図を参照して第１図ないし第３図に示
す回路の動作を詳述する。 ’ＰＩＮＴＥＳＴ信号が“
Ｌ”の時、つまり出力バッファの電気的緒特性の測定を
行なわないときＰＴ傷信号“Ｌ”になる、ゆえに信号処
理回路（２００）からの出力信号並びにＥ ｆｉｌ〜Ｅ
（Ｎ）Ａ（ｔ）〜Ａ （Ｍ）及びＢ （１１〜Ｂ （Ｎ
）を受けるトランスファゲート（４０３）（４１５）
、 （４０５） （４１７） 、 （４０９） （４２
１）、 （４１３） （４２５） 、 （４０７）（４
１９）、（４１１Ｈ４２３）はそのＰチャネル型ＭＯＳ
トランジスタのゲートがＬ″ Ｎチャネル型ＭＯＳトラ
ンジスタのゲートが＠Ｈ″となるためＯＮ状態になり、
信号処理回路（２００）がらの各出力信号が出力バッフ
ァ（１０Ｂ）の入力信号や出カ制御機能付キ出力バッフ
ァ（１０９） の入力信号やイネーブル信号として入力
される０次にＰＩＮＴＩＩ！ＳＴ信号が“Ｈ”つまり出
力バッファの電気的緒特性の測定を行うときを考える。
ＰＩＮＴＥＳ↑信号が１Ｈ”の時ＰＴ倍信号“Ｈ”にな
る、ゆえに入出力回路（１００）がらの入力信号のＥＮ
ＡＢＬε信号、［１ＡＴＡ信号は、制御回路（３００）
ノＮＡＮＤケ−ト（３０１）（３０２）及びインバー
タ（３０３） （３０４）を通りそ（７） ＰＴＥＮ信
号及びＰＴＯＤ信号を受けるトランスファゲート（４０
２）（４１４）、（４０４）（４１６）。
る、ゆえに入出力回路（１００）がらの入力信号のＥＮ
ＡＢＬε信号、［１ＡＴＡ信号は、制御回路（３００）
ノＮＡＮＤケ−ト（３０１）（３０２）及びインバー
タ（３０３） （３０４）を通りそ（７） ＰＴＥＮ信
号及びＰＴＯＤ信号を受けるトランスファゲート（４０
２）（４１４）、（４０４）（４１６）。
（４０６）（４１８）、（４０８）（４２０）、（４１
０）（４２２）、（４１２）（４２４）はそのＰチャネ
ル型ＭＯＳ）ランジスタのゲートが“Ｌ” Ｎチャネ
ル型ＭＯ５）ランジスタのゲートが“Ｈ”となるため“
ＯＮ”状態になり、入出力回路（１００）からの各入力
信号が化カバソファ（１０８）や出力制御機能付き化カ
バソファ（１Ｇ９）への入力信号やイネーブル信号とな
る。ここで、ＥＮン ＡＢＬＥ信号が“Ｌ”の時、ＰＴＥＮ信号がＬ′″、Ｐ
ＴＯＤ信号が口＾ＴＡ信号と同じ論理値になる。そして
、０Ａｔｔｌ 〜ＯＡ（Ｍ）信号、０ＢＴＩ） 〜ＯＢ
（Ｎ）信号はＰＴＯＤ信号と同じ論理値“Ｈ”又は“
Ｌ”となり、ＯＥ（１１〜ＯＥ （Ｎ）信号はＰＴＥＮ
信号と同じ論理値“Ｌ”となる、つまり、出力制御機能
付き化カバソファ（１０９） は出力イネーブル状態に
なり、入出力回路（１００）を介して入力された入力信
号が信号処理回路（２００）を介さずに化カバソファ（
１０Ｂ）や出力側？２ＩＩ ＩＳｌ能付き化カバソファ
（１０９）により駆動されて出力端子（１０２）や入出
力端子（１０３）に現われる。又、ＥＮＡＢＬＥ信号が
１Ｈ″″の時、ＰＴＥＮ信号が“Ｈ”となり、出力制御
機能付き出力バッフアンス状態で非動作になる。尚、出
カバ、ファ（１０８）の入力信号ＯＡ ＋１１〜ＯＡ
（Ｍ）はＰ↑００信号と信号論理値１Ｈ″又は１Ｌ″で
ある。
０）（４２２）、（４１２）（４２４）はそのＰチャネ
ル型ＭＯＳ）ランジスタのゲートが“Ｌ” Ｎチャネ
ル型ＭＯ５）ランジスタのゲートが“Ｈ”となるため“
ＯＮ”状態になり、入出力回路（１００）からの各入力
信号が化カバソファ（１０８）や出力制御機能付き化カ
バソファ（１Ｇ９）への入力信号やイネーブル信号とな
る。ここで、ＥＮン ＡＢＬＥ信号が“Ｌ”の時、ＰＴＥＮ信号がＬ′″、Ｐ
ＴＯＤ信号が口＾ＴＡ信号と同じ論理値になる。そして
、０Ａｔｔｌ 〜ＯＡ（Ｍ）信号、０ＢＴＩ） 〜ＯＢ
（Ｎ）信号はＰＴＯＤ信号と同じ論理値“Ｈ”又は“
Ｌ”となり、ＯＥ（１１〜ＯＥ （Ｎ）信号はＰＴＥＮ
信号と同じ論理値“Ｌ”となる、つまり、出力制御機能
付き化カバソファ（１０９） は出力イネーブル状態に
なり、入出力回路（１００）を介して入力された入力信
号が信号処理回路（２００）を介さずに化カバソファ（
１０Ｂ）や出力側？２ＩＩ ＩＳｌ能付き化カバソファ
（１０９）により駆動されて出力端子（１０２）や入出
力端子（１０３）に現われる。又、ＥＮＡＢＬＥ信号が
１Ｈ″″の時、ＰＴＥＮ信号が“Ｈ”となり、出力制御
機能付き出力バッフアンス状態で非動作になる。尚、出
カバ、ファ（１０８）の入力信号ＯＡ ＋１１〜ＯＡ
（Ｍ）はＰ↑００信号と信号論理値１Ｈ″又は１Ｌ″で
ある。
以上の様に半導体集積回路の出力端子（１０２）を駆動
する化カバソファ（１０Ｂ）の入力信号の論理レベルや
入出力端子（１０３）を駆動する出力制御機能付き出力
バッファ（１０９）の入力信号の論理レベル及びイネー
ブル信号の論理レベルを外部で直接決定することができ
るので、化カバソファ（１０８）の出力信号の論理レベ
ルや出力制御機能付き化カバソファ（１０９）の高イン
ピーダンス状態時の漏れ電流などを、集積回路全体とし
ての影響を受けることなく、容易に測定できる。
する化カバソファ（１０Ｂ）の入力信号の論理レベルや
入出力端子（１０３）を駆動する出力制御機能付き出力
バッファ（１０９）の入力信号の論理レベル及びイネー
ブル信号の論理レベルを外部で直接決定することができ
るので、化カバソファ（１０８）の出力信号の論理レベ
ルや出力制御機能付き化カバソファ（１０９）の高イン
ピーダンス状態時の漏れ電流などを、集積回路全体とし
ての影響を受けることなく、容易に測定できる。
なお、上述実施例のたとえばＰチャネル型ＭＯＳトラン
ジスタ（４０２） 、 （４０３） とＮチャネル型
ＭＯＳトランジスタ（４１４） 、 （４１５）で構成
される２人力ｌ出力の選択器とその選択器からの出力信
号ＯＡ ＋１１に接続した化カバソファ（１０８）を合
わせて１つの実装単位としておくと、半導体集積回路の
設計時、複数の化カバソファを用いる際にこの実装単位
を繰り返して構成することにより回路設計が簡単になる
。
ジスタ（４０２） 、 （４０３） とＮチャネル型
ＭＯＳトランジスタ（４１４） 、 （４１５）で構成
される２人力ｌ出力の選択器とその選択器からの出力信
号ＯＡ ＋１１に接続した化カバソファ（１０８）を合
わせて１つの実装単位としておくと、半導体集積回路の
設計時、複数の化カバソファを用いる際にこの実装単位
を繰り返して構成することにより回路設計が簡単になる
。
この発明は、以上のように構成されているので出カバ７
フア単体の性能を容易に評価できる半導体集積回路を得
ることができる。
フア単体の性能を容易に評価できる半導体集積回路を得
ることができる。
第１図はこの発明の半導体集積回路の一実施例を示すブ
ロック図、第２図は第１図に示す制御回路の一実施例を
示す回路図、第３図は第１図に示す選択回路の一実施例
を示す回路図、第４図は第１図ないし第３図における各
信号の論理レベルを示す図、第５図は従来の半導体集積
回路の構成を示すブロック図、第６図は入出力回路を示
す回路図である。 図において（１００）は入出力回路、（２０Ｇ）は信号
処理回路、（３００）は制御回路、（４００）は選択回
路、（１０Ｂ） は化カバソファ、（１０９） は出力
制御機能付き、化カバソファである。 なお、各図中同一符号は同−又は相当部分を示す。
ロック図、第２図は第１図に示す制御回路の一実施例を
示す回路図、第３図は第１図に示す選択回路の一実施例
を示す回路図、第４図は第１図ないし第３図における各
信号の論理レベルを示す図、第５図は従来の半導体集積
回路の構成を示すブロック図、第６図は入出力回路を示
す回路図である。 図において（１００）は入出力回路、（２０Ｇ）は信号
処理回路、（３００）は制御回路、（４００）は選択回
路、（１０Ｂ） は化カバソファ、（１０９） は出力
制御機能付き、化カバソファである。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 入力端子と出力端子に結合され、上記出力端子を駆動す
る出力バッファを設けた入出力回路、上記入出力回路を
介して入力される第１の入力信号に基づき出力信号を生
成する信号処理回路、上記信号処理回路から得られる上
記出力信号と上記入出力回路を介して入力される第２の
入力信号をそれぞれ入力し、何れか一方の信号を上記入
出力回路の上記出力バッファへ選択出力する選択回路、
上記入出力回路を介して入力される第３の入力信号に応
じて上記選択回路の選択を制御する手段を備えた半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277516A JPH03137735A (ja) | 1989-10-24 | 1989-10-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1277516A JPH03137735A (ja) | 1989-10-24 | 1989-10-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03137735A true JPH03137735A (ja) | 1991-06-12 |
Family
ID=17584687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1277516A Pending JPH03137735A (ja) | 1989-10-24 | 1989-10-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03137735A (ja) |
-
1989
- 1989-10-24 JP JP1277516A patent/JPH03137735A/ja active Pending
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