JPH03138570A - 過渡電流ピーク検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、広義にはテスト回路に関し、より具体的には
、持続時間が非常に短い電流ピークを測定するテスト回
路に関する。

Ｂ、従来の技術 当業界では、ＣＭＯＳデバイスが大きなＩｄｄ電流サー
ジを最大機能速度でサージできることが知られている。

これらの電流サージは、あるデバイス対のＮチャネル及
びＰチャネルが共に瞬間的にオンとなるスイッチング中
の固有条件によって− 生じることもあり、あるいはデバイスの欠陥によること
もある。テスト中のデバイス（ＤＵＴ）は、あらゆる機
能パラメータ・テストに合格し、設計通りの機能を実行
できることがある。しかし、この過剰なサージ電流によ
る信頼性の問題がある。

大きな過渡電流の発生はＶＬＳ　Ｉデバイスの寿命にと
って有害である。

従来技術のＶＬＳＩ自動テスト装置（ＡＴＥ）の現状は
、０ＭＯ８ｖＬＳＩデバイスで起こる大きな、持続時間
の短い過渡電流を測定することができない。

Ｃ０発明が解決しようとする課題 本発明の目的は、電流を測定するための改良された過渡
ピーク検出器を提供することにある。

本発明の目的には、相補型ＭＯ８ＶＬＳＩデバイスで起
こる大きな、持続時間の短い過渡電流が測定できる、改
良された過渡電流ピーク検出器を提供することも含まれ
る。

００課題を解決するための手段 本発明の目的、特徴及び利点は、本明細書で開６− 示する過渡電流ピーク検出器により達成される。

現ピークを表す新しい電圧振幅がその正側に印加され、
前のピーク信号振幅の特徴を示すフィードバック電圧が
その負側に印加される、比較器を含む過渡電流ピーク検
出器が開示される。比較器は、２進出力を含み、この２
進出力は、入力端の新しい電圧振幅に対して新しい高レ
ベル値が検出されたとき、新しい電圧振幅をディジタル
化するために、アナログ・ディジタル変換器に印加され
る。

アナログ・ディジタル変換器は、 その出力の各２進数字ごとに、新しい高レベル値のディ
ジタル表示を記憶するフリップ・フロップ記憶セルを含
んでいる。ディジタル・アナログ変換器は、アナログ・
ディジタル変換器のフリップ・フロップに記憶されたア
ナログ直流レベルを再構成するため、その出力がアナロ
グ・ディジタル変換器の出力に接続されている。小さな
増分電圧をディジタル・アナログ変換器からの再構成さ
れたレベルに加え、その和の振幅を上記比較器の負端子
に印加されたフィードバック電圧としてフィードバック
する回路が含まれている。このようにして、入力電流波
形のピーク値が測定できる。

Ｉｄｄピーク検出器は４つのセクションに分かれたもの
として記載できる。第１のセクションは、配電部である
。第２のセクションは、過渡Ｉｄｄ電流ピークを最初に
検出するアナログ・セクションである。アナログ・セク
ションは２つあり、第１はテスト中のデバイス（ＤＵＴ
）上の内部論理回路用のものであり、第２はオフチップ
駆動回路（ＯＣＤ）などの外部回路用のものである。第
３のセクションは、２つのアナログ・セクションのどち
らの出力を監視するかを制御する自動マルチプレクサで
ある。最後の第４のセクションは、ピーク電流に類似す
るマルチプレクサからの電圧を無限メモリで直流電圧レ
ベルに変換するディジタル・セクションである。このデ
ィジタル・セクションは、以前のディジタル化電圧ピー
クをテスト期間中に起こり得るより高い電圧ピークで置
き換える論理機能を実行する。

本発明は、まずアナログ・ピーク検出器で速い過渡ピー
クを捕え、そのピークを時間的に十分長く引き延ばして
、ピークがあまり劣化しないうちにディジタル化できる
ようにするという、２段階工程を実行する。マルチプレ
クサは、自動的に（コンピュータの助けや遅延なしに）
、最大入力を探し出し、このピークがアナログ・セクシ
ョンからディジタル・セクションへ転送されるのと同じ
短い期間に、この入力を出力に送ることができる。本発
明は、ピークをアナログ・セクションからマルチプレク
サを介してディジタル化装置へ非常に急速に転送するも
のである。

Ｅ、実施例 第１図は、過渡電流ピーク検出器の全体的機能構成図で
ある。テスト中のデバイス（ＤＵＴ）２０は、チップ領
域内部に、線２７によってチップ上のパッド２３に接続
された内部回路用の第１の電圧源２６からその電力を得
る多くの論理回路２２が配置された、超大規模集積回路
でよい。テスト中のデバイス２０の周辺に沿って、オフ
チップ駆動回路（ＯＣＤ）２４などの大型駆動回路が配
− 置されている。これらの駆動回路は、内部論理回路２２
からディジタル信号を受は取り、その信号を増幅し、こ
れを外部回路に伝えるべくチップの周辺に沿った信号パ
ッドに供給する。通常、オフチップ駆動回路２４のスイ
ッチングで、論理回路２２の動作を撹乱する恐れのある
雑音を発生することがあるので、多くのチップ設計は、
オフチップ駆動回路２４などの外部回路に電力を供給す
る、外部回路用の分離した独立の電圧源２８を含んでい
る。オフチップ駆動回路２４などチップ上の外部回路に
配電するため、第２の電圧源２８が線２９を介してパッ
ド２５に電力を供給する。

多数の回路２２の同時スイッチングにより、内部論理回
路２２に電力を供給する線２７上に電流サージが発生す
ることがあるので、このような電流サージの発生をテス
トできることが望ましい。

本発明によれば、これは、線２７のすぐ近くにあり、線
２７中に電流サージが発生したとき、電流パルス・アナ
ログ・ピックアップ回路３０に信号を送出する、電流変
換器３１によって実現される。

０− 同様に、数個のオフチップ駆動回路２４が同時にスイッ
チするとき、テスト中のデバイス２０上にそうした外部
回路に電力を供給する線２９中に電流サージが発生する
こともある。このような過渡電流をテストするため、３
１と同様な電流変換器３１′が線２９のすぐ近くに配置
され、線２９に過渡電流が現れたとき、電流パルス・ア
ナログ・ピックアップ回路３０′に信号を送出する。

第２図には、電流パルス・アナログ・ピックアップ回路
３０または３０’がより詳細に示されている。本発明に
よれば、内部回路用の線２７または外部回路用の線２９
からの過渡電流ピークを自動的に検出できることが望ま
しい。したがって、第３図により詳細に示されているよ
うに、第１の電流パルス・アナログ・ピックアップ回路
３０からの線３２、及び第２の電流パルス・アナログ・
ピックアップ回路３０’からの線３２’を受けるマルチ
プレクサ３４が設けられている。マルチプレクサ３４は
、線３２または線３２“上の電流パルス表示を、自動的
にその出力３５に送り出す。マルチプレクサ３４が排他
的にアナログ・ピックアップ回路３０またはアナログ・
ピックアップ回路３０′のどちらに焦点を絞るかを選択
するため、あるいは３０または３０７からの信号を自動
的に選択するため、自動テスト装置（ＡＴＥ）テスト・
コンピュータ３８はマルチプレクサ３４への制御線３９
を有する。

第５図により詳しく示すディジタル・ピーク検出器３６
に、マルチプレクサ３４から線３５を介してアナログ信
号出力が印加される。ディジタル・ピーク検出回路３８
は、アナログ・セクシｅン３０または３０“の出力を捕
え、テスト期間中に発生するピーク電圧をディジタル化
して、ディジタル記憶し、そのピーク振幅をアナログ形
で出力３７に送出する。出力３７は自動テスト装置３８
に印加することができ、あるいは他の利用デバイスに供
給することもできる。

持続時間が非常に短い、非常に小さな過渡電流パルスを
検出することが望ましいが、様々な雑音源からの雑音が
このような測定を妨げる可能性がある。本発明によれば
、第４図により詳細に示す特殊な配電回路４２が設けら
れている。配電回路４２は、線４３を介してアナログ・
ピックアップ回路３０及び３０“に、線４５を介してマ
ルチプレクサ３４に、また線４７を介してディジタル・
ピーク検出器８６に動作電圧を供給する。ディジタル回
路の特徴をもつ回路は、アナログ・ピックアップ回路３
０．３０“、マルチプレクサ３４、及びディジタル・ピ
ーク検出回路３６内のアナログ回路の特徴をもつ他の回
路から別々に給電される。こうした例として、第３図は
、線４５ａを介して＋５ボルトのアナログ電圧が供給さ
れ、線４５ａ’を介して接地アナログ電圧が供給される
マルチプレクサ回路を示している。これは、配電回路の
、線４５ｄを介して供給される＋５ボルトのディジタル
電圧、及び線４５ｄ１を介して供給される接地ディジタ
ル電圧とは異なる第４図の部分からのものである。第５
図のディジタル・ピーク検出回路３６への線４７にも同
様な表記法が用いられている。

　１３　− 第４図は、必要な＋５ボルト・アナログ、＋５ボルト・
ディジタル、＋８ボルト・アナログの電圧源がどのよう
に設けられているかを示している。

雑音結合を防止するため、アナログ接地とディジタル接
地が分離されていることに留意されたい。

ＤＣｌ及びＤＣ２は、市販の直流直流変換器である。直
流直流変換器に５ボルトの入力電圧を与えると、±１５
ボルトの（非制御かつ非接地）出力が得られる。回路の
アナログ部分用とディジタル部分用に、別々の直流直流
変換器を使用した。テスタから供給される＋５ボルト電
源及びテスタへの＋５ボルト帰路に゛、高電カシロット
キー障壁ダイオードＤ１及びＤ２が配置されている。ダ
イオードＤ１及びＤ２は、コンデンサＣ９及びＣ８とあ
いまって、直流直流変換器によって発生する雑音が戻っ
てテスタに結合するのを防止している。電圧調整器Ｖ１
、ｖ２、ｖ３、Ｖ４は、ソノ関連コンデンサと共に、回
路の残りの部分で必要とされる調整電圧源となる。

第２図は、Ｉｄｄ過渡電流の正ピークを捕え、　１４− これを２０マイクロ秒間保持するのに使われる、電流パ
ルス・アナログ・ピックアップ回路３０または３０“を
示している。構成素子５０は、過渡電流の１対１電流電
圧変換を行なう、遮蔽電流変換器であり、１．２キロヘ
ルツないし２００メガヘルツの周波数範囲にわたって応
答時間が５００ピコ秒である。Ｉｄｄを伝える導線２７
は、電流検知コイル３１中を貫通している。変換器５０
のケースは、ダイオードＤ１によってアナログ接地より
１ダイオ一ド電圧降下分上に上げられる。ダイオードＤ
１は、トランジスタＱ１のベース・エミッタ接合部によ
って起こるダイオード電圧降下を補正するための熱補正
と信号バイアスを供給する。トランジスタＱ１　２Ｎ３
９６０は、ＢＶｂｅｏ＝４．５ボルトの１．８ギガヘル
ツＮＰＮ）ランジスタである。コイル３１の出力は、Ｒ
２０４とＲ２Ｏ５の５０オ一ム抵抗結合及びＱｌのベー
スで終端する。トランジスタＱ１は、コンデンサＣ２０
７（３００ピコフアララドのポリスチレン）を、線２７
上のＩｄｄ過渡電流の正ピークに類似する電圧まで充電
する。Ｃ２０７が充電されると、電荷はＱｌの逆バイア
ス・ベース・エミッタ接合によってトラップされる。Ｃ
２０７の唯一の放電経路は、演算増幅器５１の非反転入
力への非常に小さな定電流（１０ナノアンペア）である
。Ｃ２０７上に充電された電荷の１％未満が１０マイク
ロ秒の間に放電される。コンデンサＣ２０１及びＣ２０
２は、抵抗Ｒ２Ｏ３に印加された＋５ボルトの減結合を
行なう。コンデンサＣ２０３及びＣ２Ｏ４は、Ｑｌの両
端間に発生する電圧の減結合を行なう。コンデンサＣ２
０１及びＣ２０２はまた、線４３ａからＱｌのコレクタ
及び抵抗Ｒ２０２の片側に印加される＋５ｖボルトの減
結合を行なう。抵抗Ｒ２０２は、Ｄｌを流れる電流を制
限し、Ｑｌのバイアス点を調節して、導通の直前にＱｌ
のベース・エミッタ接合と合致させる。Ｒ２０２の値は
、Ｉｄｄが０の時にＱｌのエミッタで非常にわずかな正
電圧（２０ｍＶ）を生じさせる値を選ぶことによって決
定される。ダイオードＤ１によって確立される電圧が周
囲温度の変動にょって変化する場合、Ｑｌのベース・エ
ミッタ接合は同じ方向に同じ量だけ変化することになり
、それによってＱｌとＤｌの温度が互いに相殺される。

コンデンサＣ２０７に充電できる最大電圧は、トランジ
スタＱ１の逆ベース・エミッタ破壊電圧及びＱｌのベー
スに存在し得る最大負電圧によって制限される。ダイオ
ードＤ４は負に進行するアンダーシュートをクリップす
る。ダイオードＤ２、Ｄ３及び抵抗Ｒ２Ｏ３がダイオー
ドＤ４に対するバイアスを確立する。Ｃ２０７に充電で
きる最大電圧は４．５ボルトである。演算増幅器５１は
、アナログ・セクション３０の出力とディジタル・セク
ション３６の入力の間の高インピーダンス・バッファと
なる。増幅器５１のピン８上のコンデンサＣ２０８（４
７ピコフアラド）が増幅器５１の応答を超過減衰して、
ディジタル・セクション３６に電圧オーバシュートが印
加されないようにする。出力３２における下向ランプ電
圧波形が第２図に示されている。その振幅は、Ｑｌを導
通にさせるのに十分な大きさのＩｄｄピークが検出さ１
７− れたために、コンデンサＣ２０７に充電された電荷に比
例する。

通常、テスト中のデバイス２０への２つのＩｄｄ経路２
７及び２９がある。第１は、すべての組合せ論理回路及
びラッチ２２に給電する内部電路２７である。第２電路
２９は、すべてのオフチップ駆動回路２４に電流を供給
する。この２つは、雑音が互いにカップリングするのを
防止するため分離されている。両型路２７及び２９のピ
ーク電流を知ることが重要である。第３図は、２個のア
ナログ・ピーク検出器３０及び３０“からの出力がどの
ように１個のディジタル・ピーク検出器３６に多重化さ
れるかを示している。この多重化はマルチプレクサ３４
によって、すべて自動テスト装置３８の制御下で３つの
動作モードを実現するように行なわれる。第１モードは
、アナログ・ピーク検出器８０または３０′のどちらか
電圧が高い方をマルチプレクサ３４が自動的に選択する
という自動化モードである。第２モードは、常に、工ｄ
ｄ内部用回路３０を選択する。最後の第３モー１８ ドは、常にＩｄｄ外部用回路３０“を選択する。

第３図は、マルチプレクサ回路の概略図である。

しきい値検出器５２は、抵抗Ｒ４及びＲ３を介して、”
ＩＮＴ″と記されている”Ｉｄｄ”内部アナログ検出器
３０の出力３２と、“ＥＸＴ”と記されているＩｄｄ外
部アナログ検出器３０’の出力に接続されている比較器
である。抵抗Ｒ５は、検出器５２の出力のプルアップを
行なう。Ｒ１、Ｒ３、Ｃ１は、ＩＮＴ及びＥＸＴの電圧
が等しいときに発振を防止するのに必要なヒステレシス
をもたらす。検出器５２の出力は、ＥＸＴがＩＮＴより
も大きいとき、論理″１ｆ′である。ＩＮＴがＥＸＴよ
りも大きいときは、検出器５２の出力は論理″０？′で
ある。８Ｎ５４２８によって形成される３つのＮＯＲゲ
ートは、回路の論理制御を実行し、線３９を介して自動
テスト装置３８によって駆動される。第３図の真理値表
を参照のこと。

論理制御線″Ａ”及びｎ　Ｂ　ｎが共に０のとき、Ｎ５
４２８のピン１３の出力は検出器５２出力の論理反転で
あり、出力ビン２及び１３が常に入力３２’　（ＥＸＴ
）と３２（ＩＮＴ）のどちらか大きい方に接続されるよ
うにＦＥＴスイッチ（ＤＧ３０１）５４を制御する。論
理制御線″Ａ″が１で、Ｂ”が０の場合には、出力が入
力３２（ＩＮＴ）にロックされる。論理制御線″Ｂ″が
１の場合は、制御線”Ａ″の論理状態に関係な（、出力
は３２“（ＥＸＴ）にロックされる。

ピーク検出器のアナログ・セクション３０または３０“
は、比較的長期間ピークを保持する。アナログ・セクシ
ョン３０または３０“は、６００マイクロ秒たつと２０
ｍＶ　（ＩＬＳＢ）を失う。

マルチプレクサ３４は２マイクロ秒未満でスイッチする
。したがって、上記のように使用すると、マルチプレク
サ３４によって精度が失われることはない。

第５図は、アナログ・セクション３０または３０“の出
力を捕え、テスト期間中に起こるピーク電圧をディジタ
ル化しディジタル記憶するのに用いられる回路３６を示
している。アナログ・セクション３０または３０”の出
力が、同時にＡＤＣ１アナログ・ディジタル変換器（Ａ
ＤＣＩ）８４の入力（ピン１）及び比較器５６の非反転
入力に印加される。比較器５８は、回路の残り部分が必
要とする５マイクロ秒のクロック・パルスを出す非安定
５００キロヘルツ・マルチバイフレータトして働く。デ
ィジタル・アナログ変換器（ＤＡＣｌ）６６は、演算増
幅器６２とあいまって、アナログ・ディジタル変換器６
４の出力をアナログ電圧に変換して戻す。

４０ｍＶのような非常に小さなレベルの演算増幅器６２
の出力から出発し、１００ミリアンペアのＩｄｄ過渡電
流が発生したばかりであるものと仮定する。Ｒ３０１を
介して比較器５６に１００ミリボルトが現れ、それが上
記の４０ｍＶと比較される。１００ｍＶは４０ｍＶより
大きいので、比較器５６の出力は論理１（＋５ボルト）
に切り替わる。論理６ボルト・レベルの一部分はＲｈ。

２を介して比較器５６の非反転入力にフィードバックさ
れて、遷移を強化し、ヒステレシス及び安定性をもたら
し、はね返りを防止する。このヒステ２１− レシス特性が必要なのは、それがなければゆっくりと放
電するとき回路を第２図の０２０７に追従させるはずの
雑音に比較器５６が応答するのを防止するためである。

比較器５６から出力された論理ｎ１ｖｖはＮＯＲゲート
Ｎ１によって反転され、ＮＯＲゲートＮ３のピン８に論
理″０″′が印加される。Ｎ３のピン８が論理ｎ　Ｏｎ
の場合、反転ＮＯＲゲートＮ２からＮ３のピン９に常に
供給される反転クロック・パルスが、Ｎ３を通過するこ
とができる。Ｎ３から出ると、クロック・パルスはＮＯ
ＲゲートＮ４のピン１１に印加される。ＦＥＴスイッチ
６０が閉じて、Ｎ４のピン１２に論理″０″を供給する
場合には、クロック・パルスが再度反転され、Ｎ４のピ
ン１３及びアナログ・ディジタル変換器６４のピン６に
現れる。アナログ・ディジタル変換器６４は、ピン６で
負のクロック遷移を受は取ると、ピン１のアナログ電圧
をピン２．３．４．５．１４．１５．１６．１７上のそ
の電圧の８ピツト・ディジタル表示に変換する。

アナログ・ディジタル変換器６４からのディジタ２２− ル出力はディジタル・アナログ変換器６６に直接送られ
、そこでアナログ電圧に（±２０ｍＶの精度で）変換し
て戻される。抵抗Ｒ３１３は、３７の出力が変換された
ばかりの電圧よりも常に２０ｍＶ正となるように、演算
増幅器６２の出力に対して小さな正のオフセットをもた
らす。こうして３７に発生したアナログ信号が反転側の
ピン２上で比較器５６にフィードバックされる。この信
号はピン３への線３５に印加される信号よりもわずかに
大きいので、比較器５６の出力が論理値″Ｏ″に切り替
わって、Ｎ２からのクロック・パルスをブロックする。

比較器５６の出力での論理値“°０″（０ボルト）の一
部分がＲ３０２を介してフィードバックされ、再び必要
なヒステレシスを今度は負方向でもたらす。アナログ・
ディジタル変換器６４は、クロック・パルス（負遷移）
をもはや受は取らなくなると、最後に負遷移を受は取っ
ていたときに変換した最後の電圧の８ビット・ディジタ
ル値を単に保持する。アナログ・ディジタル変換器６４
の８ビット出力の各ビットは、当該の出力フリップ・フ
ロップ６８に記憶される。したがって、この回路は、ア
ナログ・ディジタル変換器６４の入力ピン１に印加され
た最大電圧を記憶するディジタル・ラッチとして働く。

この例では、その電圧は１２０ｍＶになるはずである（
３５に印加された１００ｍＶ＋安定のため演算増幅器に
よって追加される一定の追加２０ｍＶ）。１２０ｍＶよ
りも大きい別の入力パルスが３５で発生した場合には、
その電圧が前の小さい電圧に置き換わることになる。１
０マイクロ秒ごとに（ディジタル変換には８００ナノ秒
かかる）クロックはＮ２に新しいクロック・パルスを発
生し、それによって１０マイクロ秒ごとに新しい「ハイ
」電圧を捕える新しい機会を与える。アナログ・セクシ
ョン３０または３０“はこのように３ミリ秒を越える長
い相対時定数をもつので、ディジタル・セクション３６
によって捕えられる前にリークして失われる新しい「ハ
イ」電圧は１％未満である。その結果、Ｉｄｄが連続的
に監視される。

ＦＥＴスイッチ６０は、回路を最低値にリセットする手
段となる。自動テスト装置３８で実行中のテスト・プロ
グラムは、テスト中のデバイス２０のスイッチングを５
ミリ秒以上の開停止させて、アナログ・セクション３０
または３０“が最小値（２０ｍＶ）にまで放電できるよ
うにする。次いで、テスタ３８がＦＥＴスイッチ６０の
ピン６への線４０上に論理値″１”（＋５ボルト）を少
なくとも１ミリ秒間印加する。これは、ピン１３での正
遷移を強制して、アナログ・ディジタル変換器６４にそ
のピン１に印加されている最小電圧をサンプリングし保
持させる。コンデンサＣ３０８及び抵抗Ｒ３１６は、雑
音耐性をもたらし、誤リセットを防止する時定数を確立
する。

自動テスト装置３８をＩｄｄピーク検出器にインタフェ
ース接続する、２つのプログラムが作成されている。こ
れらのプログラムの第１はｐｅａｋｉｄｄ”　と呼ばれ
るサブルーチンであり、ピーク検出器を、そのメモリを
クリアし、それをいつでも過渡電流を検出できるように
し、動作モード（内部Ｉｄｄ／外部Ｉｄｄ）を選択し、
使用する２５− 電流変換器のタイプを選択し、生じた出力を読み取るよ
うに条件づける。

第２のプログラムは、”ｆ　１ｎｄｉｄｄ”と呼ばれる
ユーティリティであり、ｐｅａｋｉｄｄ’“プログラム
を使って、ピーク電流パルスがＬＳＳＤバッファ中で最
初に発生したのを検出する修正２進探索を実行する。こ
うして見つかったアドレスを用いて、集積回路デバイス
中のどんな素子が大きな過渡電流を引き起こしているか
を決定することができる。

第６図は、全回路の伝達関数のグラフである。

非常に長いパルス（５００ナノ秒）と非常に短いパルス
（４ナノ秒）に対する応答が非常によく一致することに
留意されたい。点を通って引いた実線は、１００ｍＡか
ら４アンペアに及ぶ範囲にわたって、１０％±１００ｍ
Ａの精度を与える。３ナノ秒未満の単一事象電流パルス
は十分な精度では検出できない。ただし、このパルスが
反復して５００マイクロ秒未満の反復率で発生する場合
には、持続時間がナノ秒未満の過渡電流が正確に測定で
きる。

　２６− Ｉｄｄピーク検出回路は、テスタ・ボードの中心に取り
付けた円形リング・プリント回路板に装着することがで
きる。これは、高モジュール・ソケットまたはウェハ・
プローブと共に使用できる。

電流変換器５０は、挿込み式で、負電流を測定する場合
は逆にすることができる。両端ポゴ・ピンを使って変換
器を通る電流経路を完成すると、取外しが簡単になり、
リード線の長さが最小となる。

Ｆ８発明の効果 本発明により、ＶＬＳＩ自動テスト装置は、ＣＭＯＳデ
バイス中で発生し、通常はほんの数ナノ秒の程度続く、
５０ミリアンペアないし４アンペアの範囲の単一事象Ｉ
ｄｄ電流サージを検出し測定することが可能になる。

【図面の簡単な説明】

第１図は、テスト・システムの機能的構成図である。 第２図は、アナログ・セクション３０を示す概略回路図
である。 第３図は、マルチプレクサ回路３４の概略回路図である
。 第４図は、配電部４２を示す概略回路図である。 第５図は、アナログ・セクションの出力を捕え、テスト
期間中に発生するピーク電圧をディジタル化してディジ
タル記憶するのに用いられる回路の概略回路図である。 第６図は、電流パルスの入力に応答する出力電圧のグラ
フである。 ２０・・・・テスト中の装置（ＤＵＴ）　、２２・・・
・論理回路、２３．２５・・・・パッド、２４・・・・
オフチップ駆動回路（ＯＣＤ）、２６．２８・・・・電
圧源、３０．３０？・・・・電流パルス・アナログ・ピ
ックアップ回路、３１・・・・電流変換器、３４・・・
・マルチプレクサ、３６・・・・ディジタル・ピーク検
出器、３８・・・・自動テスト装置（ＡＴＥ）テスト・
コンピュータ、４２・・・・配電回路。

Claims (3)

【特許請求の範囲】
1. （１）正側に印加された現ピークを表す新しい信号振幅
   と、以前のピーク信号振幅の特徴を示す負側に印加され
   たフィードバック信号を有する比較器であって、入力側
   で新しい信号振幅に対する新しい高レベル値を検出した
   とき、その新しい信号振幅をディジタル化するためにア
   ナログ・ディジタル変換器に印加される２進出力を含み
   、上記アナログ・ディジタル変換器がその出力の各２進
   数字ごとに新しい高レベル値のディジタル表示を記憶す
   る記憶セルを含むという比較器と、 その入力が上記アナログ・ディジタル変換器の出力に接
   続された、上記アナログ・ディジタル変換器に記憶され
   ている上記表示をアナログ直流レベルで再構成するため
   のディジタル・アナログ変換器と、 上記ディジタル・アナログ変換器から再構成されたレベ
   ルに小さな増分電圧を加え、合計振幅を上記比較器の負
   端子に印加される上記フィードバック信号としてフィー
   ドバックする手段とを含み、これにより、電流波形を表
   す入力信号のピーク値が測定できるという、過渡電流ピ
   ーク検出回路。
2. （２）出力端子を有し、電力線に動作可能に結合された
   電流変換器と、 その出力に接続されたベースと、正の基準電位に接続さ
   れたコレクタと、第１ノードに結合されたエミッタを有
   するＮＰＮバイポーラ・トランジスタと、 上記第１ノードに結合された第１極板と、上記基準電位
   に接続された第２極板を有する記憶コンデンサと、 上記第１ノードに接続された第１入力と、第２入力と、
   出力を有する、第１入力が第２入力よりも大きな電位を
   もつとき、２進レベル信号を上記出力に供給するための
   比較器と、上記比較器の出力に接続された第１入力と、
   周期的刻時パルスの発生源に接続された第２入力と、出
   力端子を有する、上記比較器がオン信号をこのゲートの
   上記第１入力に印加するとき、刻時パルスを出力端子に
   転送するための２入力ゲートと、上記ゲートの出力に接
   続されたエネーブル入力と、上記第１ノードに結合され
   た信号入力と、その入力に印加された信号のアナログ値
   をディジタル形で表す複数の２進ビット出力を有する、
   アナログ・ディジタル変換器と、 それぞれ上記アナログ・ディジタル変換器の上記複数の
   ２進ビット出力のうち対応する１つの出力に結合された
   複数の２進ビット入力を有し、さらにアナログ出力を有
   する、その入力に印加されたアナログ信号に対応する、
   上記アナログ・ディジタル変換器に記憶されたディジタ
   ル値に対応する振幅をもつアナログ信号を出力するため
   のディジタル・アナログ変換器と、 上記ディジタル・アナログ変換器の出力に接続された入
   力と、出力を有し、その出力が上記比較器の上記第２入
   力に接続された、上記ディジタル・アナログ変換器から
   の上記アナログ信号出力に固定増分電圧を印加するため
   の電圧増分手段とを含み、 上記比較器が、上記増分手段からの上記信号出力が上記
   比較器の上記第１入力への上記信号入力より振幅が大き
   くなるまで、その出力からオン状態信号を出力し続け、
   大きくなった時点でオフ状態信号を出力し、それによっ
   て上記ゲートをディスエーブルして、上記刻時信号が上
   記アナログ・ディジタル変換器の上記エネーブル入力に
   転送されるのを防止し、 上記アナログ・ディジタル変換器が、上記の大きくなっ
   た時点で、上記電力線中のコイルによって検出された過
   渡電流パルスのピーク値に対応するその中に記憶された
   ディジタル値を有するという、 テスト中のデバイスに接続された電力線中の電流パルス
   を検出するための、過渡電流ピーク検出回路。
3. （３）さらに、上記テスト中のデバイスに接続された第
   ２の電力線用の第２の検出コイルと、 上記第２コイルに結合され、上記第１ノードに接続され
   、上記比較器の第１入力に結合された出力を有し、過渡
   電流パルスが上記第１電力線または上記第２電力線上に
   存在するのに応じて、それぞれ上記第１コイルまたは上
   記第２コイルを上記比較器の第１入力に自動的に結合す
   るマルチプレクサと を含む、請求項（２）に記載の過渡電流ピーク検出回路
   。