JPH0721514B2 - 過渡電流ピーク検出回路 - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、広義にはテスト回路に関し、より具体的に
は、持続時間が非常に短い電流ピークを測定するテスト
回路に関する。

B.従来の技術 当業界では、CMOSデバイスが大きなIdd電流サージを最
大機能速度でサージできることが知られている。これら
の電流サージは、あるデバイス対のＮチャネル及びＰチ
ャネルが共に瞬間的にオンとなるスイッチング中の固有
条件によって生じることもあり、あるいはデバイスの欠
陥によることもある。テスト中のデバイス（DUT）は、
あらゆる機能パラメータ・テストに合格し、設計通りの
機能を実行できることがある。しかし、この過剰なサー
ジ電流による信頼性の問題がある。大きな過渡電流の発
生はVLSIデバイスの寿命にとって有害である。

従来技術のVLSI自動テスト装置（ATE）の現状は、CMOS
VLSIデバイスで起こる大きな、持続時間の短い過渡電
流を測定することができない。

C.発明が解決しようとする課題 本発明の目的は、電流を測定するための改良された過渡
ピーク検出器を提供することにある。

本発明の目的には、相補型MOS VLSIデバイスで起こる
大きな、持続時間の短い過渡電流が測定できる、改良さ
れた過渡電流ピーク検出器を提供することも含まれる。

D.課題を解決するための手段 本発明の目的、特徴及び利点は、本明細書で開示する過
渡電流ピーク検出器により達成される。現ピークを表す
新しい電圧振幅がその正側に印加され、前のピーク信号
振幅の特徴を示すフィードバック電圧がその負側に印加
される、比較器を含む過渡電流ピーク検出器が開示され
る。比較器は、２進出力を含み、この２進出力は、入力
端の新しい電圧振幅に対して新しい高レベル値が検出さ
れたとき、新しい電圧振幅をディジタル化するために、
アナログ・ディジタル変換器に印加される。アナログ・
ディジタル変換器は、 その出力の各２進数字ごとに、新しい高レベル値のディ
ジタル表示を記憶するフリップ・フロップ記憶セルを含
んでいる。ディジタル・アナログ変換器は、アナログ・
ディジタル変換器のフリップ・フロップに記憶されたア
ナログ直流レベルを再構成するため、その出力がアナロ
グ・ディジタル変換器の出力に接続されている。小さな
増分電圧をディジタル・アナログ変換器からの再構成さ
れたレベルに加え、その和の振幅を上記比較器の負端子
に印加されたフィードバック電圧としてフィードバック
する回路が含まれている。このようにして、入力電流波
形のピーク値が測定できる。

Iddピーク検出器は４つのセクションに分かれたものと
して記載できる。第１のセクションは、配電部である。
第２のセクションは、過渡Idd電流ピークを最初に検出
するアナログ・セクションである。アナログ・セクショ
ンは２つあり、第１はテスト中のデバイス（DUT）上の
内部論理回路用のものであり、第２はオフチップ駆動回
路（OCD）などの外部回路用のものである。第３のセク
ションは、２つのアナログ・セクションのどちらの出力
を監視するかを制御する自動マルチプレクサである。最
後の第４のセクションは、ピーク電流に類似するマルチ
プレクサからの電圧を無限メモリで直流電圧レベルに変
換するディジタル・セクションである。このディジタル
・セクションは、以前のディジタル化電圧ピークをテス
ト期間中に起こり得るより高い電圧ピークで置き換える
論理機能を実行する。

本発明は、まずアナログ・ピーク検出器で速い過渡ピー
クを捕え、そのピークを時間的に十分長く引き延ばし
て、ピークがあまり劣化しないうちにディジタル化でき
るようにするという、２段階工程を実行する。マルチプ
レクサは、自動的に（コンピュータの助けや遅延なし
に）、最大入力を探し出し、このピークがアナログ・セ
クションからディジタル・セクションへ転送されるのと
同じ短い期間に、この入力を出力に送ることができる。
本発明は、ピークをアナログ・セクションからマルチプ
レクサを介してディジタル化装置へ非常に急速に転送す
るものである。

E.実施例 第１図は、過渡電流ピーク検出器の全体的機能構成図で
ある。テスト中のデバイス（DUT）20は、チップ領域内
部に、線27によってチップ上のパッド23に接続された内
部回路用の第１の電圧源26からその電力を得る多くの論
理回路22が配置された、超大規模集積回路でよい。テス
トのデバイス20の周辺に沿って、オフチップ駆動回路
（OCD）24などの大型駆動回路が配置されている。これ
らの駆動回路は、内部論理回路22からディジタル信号を
受け取り、その信号を増幅し、これを外部回路に伝える
べくチップの周辺に沿った信号パッドに供給する。通
常、オフチップ駆動回路24のスイッチングで、論理回路
22の動作を攪乱する恐れのある雑音を発生することがあ
るので、多くのチップ設計は、オフチップ駆動回路24な
どの外部回路に電力を供給する、外部回路用の分離した
独立の電圧源28を含んでいる。オフチップ駆動回路24な
どチップ上の外部回路に配電するため、第２の電圧源28
が線29を介してパッド25に電力を供給する。

多数の回路22の同時スイッチングにより、内部論理回路
22に電力を供給する線27上に電流サージが発生すること
があるので、このような電流サージの発生をテストでき
ることが望ましい。本発明によれば、これは、線27のす
ぐ近くにあり、線27中に電流サージが発生したとき、電
流パルス・アナログ・ピックアップ回路30に信号を送出
する、電流変換器31によって実現される。同様に、数個
のオフチップ駆動回路24が同時にスイッチするとき、テ
スト中のデバイス20上にそうした外部回路に電力を供給
する線29中に電流サージが発生することもある。このよ
うな過渡電流をテストするため、31と同様な電流変換器
31′が線29のすぐ近くに配置され、線29に過渡電流が現
れたとき、電流パルス・アナログ・ピックアップ回路3
0′に信号を送出する。

第２図には、電流パルス・アナログ・ピックアップ回路
30または30′がより詳細に示されている。本発明によれ
ば、内部回路用の線27または外部回路用の線29からの過
渡電流ピークを自動的に検出できることが望ましい。し
たがって、第３図により詳細に示されているように、第
１の電流パルス・アナログ・ピックアップ回路30からの
線32、及び第２の電流パルス・アナログ・ピックアップ
回路30′からの線32′を受けるマルチプレクサ34が設け
られている。マルチプレクサ34は、線32または線32′上
の電流パルス表示を、自動的にその出力35に送り出す。
マルチプレクサ34が排他的にアナログ・ピックアップ回
路30またはアナログ・ピックアップ回路30′のどちらに
焦点を絞るかを選択するため、あるいは30または30′か
らの信号を自動的に選択するため、自動テスト装置（AT
E）テスト・コンピュータ38はマルチプレクサ34への制
御線39を有する。

第５図により詳しく示すディジタル・ピーク検出器36
に、マルチプレクサ34から線35を介してアナログ信号出
力が印加される。ディジタル・ピーク検出回路36は、ア
ナログ・セクション30または30′の出力を捕え、テスト
期間中に発生するピーク電圧をディジタル化して、ディ
ジタル記憶し、そのピーク振幅をアナログ形で出力37に
送出する。出力37は自動テスト装置38に印加することが
でき、あるいは他の利用デバイスに供給することもでき
る。

持続時間が非常に短い、非常に小さな過渡電流パルスを
検出することが望ましいが、様々な雑音源からの雑音が
このような測定を妨げる可能性がある。本発明によれ
ば、第４図により詳細に示す特殊な配電回路42が設けら
れている。配電回路42は、線43を介してアナログ・ピッ
クアップ回路30及び30′に、線45を介してマルチプレク
サ34に、また線47を介してディジタル・ピーク検出器36
に動作電圧を供給する。ディジタル回路の特徴をもつ回
路は、アナログ・ピックアップ回路30、30′、マルチプ
レクサ34、及びディジタル・ピーク検出回路36内のアナ
ログ回路の特徴をもつ他の回路から別々に給電される。
こうした例として、第３図は、線45aを介して＋５ボル
トのアナログ電圧が供給され、線45′ａを介して接地ア
ナログ電圧が供給されるマルチプレクサ回路を示してい
る。これは、配電回路の、線45dを介して供給される＋
５ボルトのディジタル電圧、及び線45′ｄを介して供給
される接地ディジタル電圧とは異なる第４図の部分から
のものである。第５図のディジタル・ピーク検出回路36
への線47にも同様な表記法が用いられている。

第４図は、必要な＋５ボルト・アナログ、＋５ボルト・
ディジタル、±８ボルト・アナログの電圧源がどのよう
に設けられているかを示している。雑音結合を防止する
ため、アナログ接地とディジタル接地が分離されている
ことに留意されたい。DC1及びDC2は、市販の直流直流変
換器である。直流直流変換器に５ボルトの入力電圧を与
えると、±15ボルトの（非制御かつ非接地）出力が得ら
れる。回路のアナログ部分用とディジタル部分用に、別
々の直流直流変換器を使用した。テスタから供給される
＋５ボルト電源及びテスタへの＋５ボルト帰路に、高電
力ショットキー障壁ダイオードD1及びD2が配置されてい
る。ダイオードD1及びD2は、コンデンサC9及びC8とあい
まって、直流直流変換器によって発生する雑音が戻って
テスタに結合するのを防止している。電圧調整器V1、V
2、V3、V4は、その関連コンデンサと共に、回路の残り
の部分で必要とされる調整電圧源となる。

第２図は、Idd過渡電流の正ピークを捕え、これを20マ
イクロ秒間保持するのに使われる、電流パルス・アナロ
グ・ピックアップ回路30または30′を示している。構成
素子50は、過渡電流の１対１電流電圧変換を行う、遮蔽
電流変換器であり、1.2キロヘルツないし200メガヘルツ
の周波数範囲にわたって応答時間が500ピコ秒である。I
ddを伝える導線27は、電流検知コイル31中を貫通してい
る。変換器50のケースは、ダイオードD1によってアナロ
グ接地より１ダイオード電圧降下分上に上げられる。ダ
イオードD1は、トランジスタQ1のベース・エミッタ接合
部によって起こるダイオード電圧降下を補正するための
熱補正と信号バイアスを供給する。トランジスタQ1 2N
3960は、BVbeo＝4.5ボルトの1.8ギガヘルツNPNトランジ
スタである。コイル31の出力は、R204とR205の50オーム
抵抗結合及びQ1のベースで終端する。トランジスタQ1
は、コンデンサC207（300ピコファララドのポリスチレ
ン）を、線27上のIdd過渡電流の正ピークに類似する電
圧まで充電する。C207が充電されると、電荷はQ1の逆バ
イアス・ベース・エミッタ接合によってトラップされ
る。C207の唯一の放電経路は、演算増幅器51の非反転入
力への非常に小さな定電流（10ナノアンペア）である。
C207上に充電された電荷の１％未満が10マイクロ秒の間
に放電される。コンデンサC201及びC202は、抵抗R203に
印加された＋５ボルトの減結合を行なう。コンデンサC2
03及びC204は、Q1の両端間に発生する電圧の減結合を行
なう。コンデンサC201及びC202はまた、線43aからQ1の
コレクタ及び抵抗R202の片側に印加される＋5Vボルトの
減結合を行なう。抵抗R202は、D1を流れる電流を制限
し、Q1のバイアス点を調節して、導通の直前にQ1のベー
ス・エミッタ接合と合致させる。R202の値は、Iddが０
の時にQ1のエミッタで非常にわずかな正電圧（20mV）を
生じさせる値を選ぶことによって決定される。ダイオー
ドD1によって確立される電圧が周囲温度の変動によって
変化する場合、Q1のベース・エミッタ接合は同じ方向に
同じ量だけ変化することになり、それによってQ1とD1の
温度が互いに相殺される。コンデンサC207に充電できる
最大電圧は、トランジスタQ1の逆ベース・エミッタ破壊
電圧及びQ1のベースに存在し得る最大負電圧によって制
限される。ダイオードD4は負に進行するアンダーシュー
トをクリップする。ダイオードD2、D3及び抵抗R203がダ
イオードD4に対するバイアスを確立する。C207に充電で
きる最大電圧は4.5ボルトである。演算増幅器51は、ア
ナログ・セクション30の出力とディジタル・セクション
36の入力の間の高インピーダンス・バッファとなる。増
幅器51のピン８上のコンデンサC208（47ピコファラド）
が増幅器51の応答を超過減衰して、ディジタル・セクシ
ョン36に電圧オーバシュートが印加されないようにす
る。出力32における下向ランプ電圧波形が第２図に示さ
れている。その振幅は、Q1を導通にさせるのに十分な大
きさのIddピークが検出されたために、コンデンサC207
に充電された電荷に比例する。

通常、テスト中のデバイス20への２つのIdd経路27及び2
9がある。第１は、すべての組合せ論理回路及びラッチ2
2に給電する内部電路27である。第２電路29は、すべて
のオフチップ駆動回路24に電流を供給する。この２つ
は、雑音が互いにカップリングするのを防止するため分
離されている。両電路27及び29のピーク電流を知ること
が重要である。第３図は、２個のアナログ・ピーク検出
器30及び30′からの出力がどのように１個のディジタル
・ピーク検出器36に多重化されるかを示している。この
多重化はマルチプレクサ34によって、すべて自動テスト
装置38の制御下で３つの動作モードを実現するように行
なわれる。第１モードは、アナログ・ピーク検出器30ま
たは30′のどちらか電圧が高い方をマルチプレクサ34が
自動的に選択するという自動化モードである。第２モー
ドは、常に、Idd内部用回路30を選択する。最後の第３
モードは、常にIdd外部用回路30′を選択する。

第３図は、マルチプレクサ回路の概略図である。しきい
値検出器52は、抵抗R4及びR3を介して、“INT"と記され
ている“Idd"内部アナログ検出器30の出力32と、“EXT"
と記されているIdd外部アナログ検出器30′の出力に接
続されている比較器である。抵抗R5は、検出器52の出力
のプルアップを行なう。R1、R3、C1は、INT及びEXTの電
圧が等しいときに発振を防止するのに必要なヒステレシ
スをもたらす。検出器52の出力は、EXTがINTよりも大き
いとき、論理“1"である。INTがEXTよりも大きいとき
は、検出器52の出力は論理“0"である。SN5428によって
形成される３つのNORゲートは、回路の論理制御を実行
し、線39を介して自動テスト装置38によって駆動され
る。第３図の真理値表を参照のこと。論理制御線“A"及
び“B"が共に０のとき、SN5428のピン13の出力は検出器
52出力の論理反転であり、出力ピン２及び13が常に入力
32′（EXT）と32（INT）のどちらか大きい方に接続され
るようにFETスイッチ（DG301）54を制御する。論理制御
線“A"が１で、“B"が０の場合には、出力が入力32′
（EXT）にロックされる。論理制御線“B"が１の場合
は、制御線“A"の論理状態に関係なく、出力は32（IN
T）にロックされる。

ピーク検出器のアナログ・セクション30または30′は、
比較的長時間ピークを保持する。アナログ・セクション
30または30′は、600マイクロ秒たつと20mV（1LSB）を
失う。マルチプレクサ34は２マイクロ秒未満でスイッチ
する。したがって、上記のように使用すると、マルチプ
レクサ34によって精度が失われることはない。

第５図は、アナログ・セクション30または30′の出力を
捕え、テスト期間中に起こるピーク電圧をディジタル化
しディジタル記憶するのに用いられる回路36を示してい
る。アナログ・セクション30または30′の出力が、同時
にADC1アナログ・ディジタル変換器（ADC1）64の入力
（ピン１）及び比較器56の非反転入力に印加される。比
較器58は、回路の残り部分が必要とする５マイクロ秒の
クロック・パルスを出す非安定500キロヘルツ・マルチ
バイブレータとして働く。ディジタル・アナログ変換器
（DAC1）66は、演算増幅器62とあいまって、アナログ・
ディジタル変換器64の出力をアナログ電圧に変換して戻
す。

40mVのような非常に小さなレベルの演算増幅器62の出力
から出発し、100ミリアンペアのIdd過渡電流が発生した
ばかりであるものと仮定する。R301を介して比較器56に
100ミリボルトが現れ、それが上記の40mVと比較され
る。100mVは40mVより大きいので、比較器56の出力は論
理１（＋５ボルト）に切り替わる。論理５ボルト・レベ
ルの一部分はR302を介して比較器56の非反転入力にフィ
ードバックされて、遷移を強化し、ヒステレシス及び安
定性をもたらし、はね返りを防止する。このヒステレシ
ス特性が必要なのは、それがなければゆっくりと放電す
るとき回路を第２図のC207に追従させるはずの雑音に比
較器56が応答するのを防止するためである。比較器56か
ら出力された論理“1"はNORゲートN1によって反転さ
れ、NORゲートN3のピン８に論理“0"が印加される。N3
のピン８が論理“0"の場合、反転NORゲートN2からN3の
ピン９に常に供給される反転クロック・パルスが、N3を
通過することができる。N3から出ると、クロック・パル
スはNORゲートN4のピン11に印加される。FETスイッチ60
が閉じて、N4のピン12に論理“0"を供給する場合には、
クロック・パルスが再度反転され、N4のピン13及びアナ
ログ・ディジタル変換器64のピン６に現れる。アナログ
・ディジタル変換器64は、ピン６で負のクロック遷移を
受け取ると、ピン１のアナログ電圧をピン２、３、４、
５、14、15、16、17上のその電圧の８ビット・ディジタ
ル表示に変換する。アナログ・ディジタル変換器64から
のディジタル出力はディジタル・アナログ変換器66に直
接送られ、そこでアナログ電圧に（±20mVの精度で）変
換して戻される。抵抗R313は、37の出力が変換されたば
かりの電圧よりも常に20mV正となるように、演算増幅器
62の出力に対して小さな正のオフセットをもたらす。こ
うして37に発生したアナログ信号が反転側のピン２上で
比較器56にフィードバックされる。この信号はピン３へ
の線35に印加される信号よりもわずかに大きいので、比
較器56の出力が論理値“0"に切り替わって、N2からのク
ロック・パルスをブロックする。比較器56の出力での論
理値“0"（０ボルト）の一部分がR302を介してフィード
バックされ、再び必要なヒステレシスを今度は負方向で
もたらす。アナログ・ディジタル変換器64は、クロック
・パルス（負遷移）をもはや受け取らなくなると、最後
に負遷移を受け取っていたときに変換した最後の電圧の
８ビット・ディジタル値を単に保持する。アナログ・デ
ィジタル変換器64の８ビット出力の各ビットは、当該の
出力フリップ・フロップ68に記憶される。したがって、
この回路は、アナログ・ディジタル変換器64の入力ピン
１に印加された最大電圧を記憶するディジタル・ラッチ
として働く。この例では、その電圧は100mV〜140mVにな
るはずである（35に印加された100mV＋安定のため演算
増幅器によって追加される一定の追加20mV＋ディジタル
・アナログ変換器の精度±20mV）。そのような大きさの
電圧よりも大きい別の入力パルスが35で発生した場合に
は、その電圧が前の小さい電圧に置き換わることにな
る。10マイクロ秒ごとに（ディジタル変換には800ナノ
秒かかる）クロックはN2に新しいクロック・パルスを発
生し、それによって10マイクロ秒ごとに新しい「ハイ」
電圧を捕える新しい機会を与える。アナログ・セクショ
ン30または30′はこのように３ミリ秒を越える長い相対
時定数をもつので、ディジタル・セクション36によって
捕えられる前にリークして失われる新しい「ハイ」電圧
は１％未満である。その結果、Iddが連続的に監視され
る。

FETスイッチ60は、回路を最低値にリセットする手段と
なる。自動テスト装置38で実行中のテスト・プログラム
は、テスト中のデバイス20のスイッチングを５ミリ秒以
上の間停止させて、アナログ・セクション30または30′
が最小値（20mV）にまで放電できるようにする。次い
で、テスタ38がFETスイッチ60のピン６への線40上に論
理値“1"（＋５ボルト）を少なくとも１ミリ秒間印加す
る。これは、ピン13での正遷移を強制して、アナログ・
ディジタル変換器64にそのピン１に印加されている最小
電圧をサンプリングし保持させる。コンデンサC308及び
抵抗R316は、雑音耐性をもたらし、誤リセットを防止す
る時定数を確立する。

自動テスト装置38をIddピーク検出器にインタフェース
接続する、２つのプログラムが作成されている。これら
のプログラムの第１は“peakidd"と呼ばれるサブルーチ
ンであり、ピーク検出器を、そのメモリをクリアし、そ
れをいつでも過渡電流を検出できるようにし、動作モー
ド（内部Idd/外部Idd）を選択し、使用する電流変換器
のタイプを選択し、生じた出力を読み取るように条件づ
ける。

第２のプログラムは、“findidd"と呼ばれるユーティリ
ティであり、“peakidd"プログラムを使って、ピーク電
流パルスがLSSDバッファ中で最初に発生したのを検出す
る修正２進探索を実行する。こうして見つかったアドレ
スを用いて、集積回路デバイス中のどんな素子が大きな
過渡電流を引き起こしているかを決定することができ
る。

第６図は、全回路の伝達関数のグラフである。非常に長
いパルス（500ナノ秒）と非常に短いパルス（４ナノ
秒）に対する応答が非常によく一致することに留意され
たい。点を通って引いた実線は、100mAから４アンペア
に及び範囲にわたって、10％±100mAの精度を与える。
３ナノ秒未満の単一事象電流パルスは十分な精度では検
出できない。ただし、このパルスが反復して500マイク
ロ秒未満の反復率で発生する場合には、持続時間がナノ
秒未満の過渡電流が正確に測定できる。

Iddピーク検出回路は、テスタ・ボードの中心に取り付
けた円形リング・プリント回路板に装着することができ
る。これは、高モジュール・ソケットまたはウェハ・プ
ローブと共に使用できる。電流変換器50は、挿込み式
で、負電流を測定する場合は逆にすることができる。両
端ポゴ・ピンを使って変換器を通る電流経路を完成する
と、取外しが簡単になり、リード線の長さが最小とな
る。

F.発明の効果 本発明により、VLSI自動テスト装置は、CMOSデバイス中
で発生し、通常はほんの数ナノ秒の程度続く、50ミリア
ンペアないし４アンペアの範囲の単一事象Idd電流サー
ジを検出し測定することが可能になる。

【図面の簡単な説明】

第１図は、テスト・システムの機能的構成図である。 第２図は、アナログ・セクション30を示す概略回路図で
ある。 第３図は、マルチプレクサ回路34の概略回路図である。 第４図は、配電部42を示す概略回路図である。 第５図は、アナログ・セクションの出力を捕え、テスト
期間中に発生するピーク電圧をディジタル化してディジ
タル記憶するのに用いられる回路の概略回路図である。 第６図は、電流パルスの入力に応答する出力電圧のグラ
フである。 20……テスト中の装置（DUT）、22……論理回路、23、2
5……パッド、24……オフチップ駆動回路（OCD）、26、
28……電圧源、30、30′……電流パルス・アナログ・ピ
ックアップ回路、31……電流変換器、34……マルチプレ
クサ、36……ディジタル・ピーク検出器、38……自動テ
スト装置（ATE）テスト・コンピュータ、42……配電回
路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】正側に現ピークを表す新しい信号振幅が印
   加され、負側に以前のピーク信号振幅の特徴を示すフィ
   ードバック信号が印加される比較器であって、入力にお
   ける新しい信号振幅が上記ピーク信号振幅よりも大きな
   新たなる高レベル値であるときには、その新しい信号振
   幅をディジタル化するための２進値を出力する上記比較
   器と、 上記２進値が印加され、上記新しい信号振幅をディジタ
   ル化するアナログ・ディジタル変換器であって、その出
   力の各２進数字ごとに上記高レベル値のディジタル表示
   を記憶する記憶セルを含む上記アナログ・ディジタル変
   換器と、 その入力が上記アナログ・ディジタル変換器の出力に接
   続され、上記アナログ・ディジタル変換器に記憶されて
   いる上記表示をアナログ直流レベルで再構成するディジ
   タル・アナログ変換器と、 上記ディジタル・アナログ変換器から再構成されたレベ
   ルに小さな増分電圧を加え、合計振幅を上記比較器の負
   端子に印加される上記フィードバック信号としてフィー
   ドバックする手段と、 を含む過渡電流ピーク検出回路。
2. 【請求項２】出力端子を有し、電力線に動作可能に結合
   された電流変換器と、 上記電流変換器の出力に接続されたベースと、正の基準
   電位に接続されたコレクタと、所定ノードに結合された
   エミッタを有するNPNバイポーラ・トランジスタと、 上記所定ノードに結合された第１極板と、上記基準電位
   に接続された第２極板を有する記憶コンデンサと、 上記所定ノードに接続された第１入力と、第２入力と、
   出力を有し、第１入力が第２入力よりも大きな電位をも
   つとき、２進レベル信号を出力に供給する比較器と、 上記比較器の出力に接続された第１入力と、周期的刻時
   パルスの発生源に接続された第２入力と、出力端子を有
   し、上記比較器がオン信号を第１入力に印加するとき、
   刻時パルスを出力端子に転送する２入力ゲートと、 上記ゲートの出力に接続されたイネーブル入力と、上記
   所定ノードに結合された信号入力と、その信号入力に印
   加された信号のアナログ値をディジタル形で表す複数の
   ２進ビット出力を有する、アナログ・ディジタル変換器
   と、 それぞれが上記アナログ・ディジタル変換器の上記複数
   の２進ビット出力のうちの対応する１つの出力に結合さ
   れた複数の２進ビット入力と、アナログ出力とを有し、
   上記アナログ・ディジタル変換器の入力に印加されたア
   ナログ信号についての上記アナログ・ディジタル変換器
   に記憶されたディジタル値に対応する振幅をもつアナロ
   グ信号を出力するディジタル・アナログ変換器と、 上記ディジタル・アナログ変換器の出力に接続された入
   力と、出力を有し、その出力が上記比較器の上記第２入
   力に接続され、上記ディジタル・アナログ変換器からの
   上記アナログ信号出力に固定増分電圧を印加する電圧増
   分手段とを含み、 上記比較器が、上記増分手段からの上記信号出力が上記
   比較器の上記第１入力への上記信号入力より振幅が大き
   くなるまで、その出力からオン状態信号を出力し続け、
   大きくなった時点でオフ状態信号を出力し、それによっ
   て上記ゲートをディスエーブルして、上記刻時信号が上
   記アナログ・ディジタル変換器の上記イネーブル入力に
   転送されるのを防止し、 上記アナログ・ディジタル変換器が、上記の大きくなっ
   た時点で、上記電力線に対する上記電流変換器によって
   検出された過渡電流パルスのピーク値に対応するその中
   に記憶されたディジタル値を有している、 テスト中のデバイスに接続された電力線中の電流パルス
   を検出するための、過渡電流ピーク検出回路。
3. 【請求項３】出力端子を有し、デバイスに接続された第
   １電力線に動作可能に結合された第１電流変換器と、 上記第１電流変換器の出力に接続されたベースと、正の
   基準電位に接続されたコレクタと、第１ノードに結合さ
   れたエミッタを有する第1NPNバイポーラ・トランジスタ
   と、 上記第１ノードに結合された第１極板と、上記基準電位
   に接続された第２極板を有する第１記憶コンデンサと、 出力端子を有し、上記デバイスに接続された第２電力線
   に動作可能に結合された第２電流変換器と、 上記第２電流変換器の出力に接続されたベースと、上記
   基準電位に接続されたコレクタと、第２ノードに結合さ
   れたエミッタを有する第2NPNバイポーラ・トランジスタ
   と、 上記第２ノードに結合された第１極板と、上記基準電位
   に接続された第２極板を有する第２記憶コンデンサと、 第１入力と、第２入力と、出力とを有し、第１入力が第
   ２入力よりも大きな電位をもつとき、２進レベル信号を
   出力に供給する比較器と、 上記第１ノードに接続された第１入力と、上記第２ノー
   ドに接続された第２入力と、上記比較器の第１入力に結
   合された出力とを有し、過渡電流パルスが上記第１電力
   線または上記第２電力線上に存在するのに応じて、それ
   ぞれ上記第１電流変換器または上記第２電流変換器を上
   記比較器の第１入力に自動的に結合するマルチプレクサ
   と、 上記比較器の出力に接続された第１入力と、周期的刻時
   パルスの発生源に接続された第２入力と、出力端子とを
   有し、上記比較器がオン信号を第１入力に印加すると
   き、刻時パルスを出力端子に転送する２入力ゲートと、 上記ゲートの出力に接続されたイネーブル入力と、上記
   マルチプレクサの出力に結合された信号入力と、その信
   号入力に印加された信号のアナログ値をディジタル形で
   表す複数の２進ビット出力を有する、アナログ・ディジ
   タル変換器と、 それぞれが上記アナログ・ディジタル変換器の上記複数
   の２進ビット出力のうちの対応する１つの出力に結合さ
   れた複数の２進ビット入力と、アナログ出力とを有し、
   上記アナログ・ディジタル変換器に印加されたアナログ
   信号についての上記アナログ・ディジタル変換器に記憶
   されたディジタル値に対応する振幅をもつアナログ信号
   を出力するディジタル・アナログ変換器と、 上記ディジタル・アナログ変換器の出力に接続された入
   力と、出力とを有し、その出力が上記比較器の上記第２
   入力に接続され、上記ディジタル・アナログ変換器から
   の上記アナログ信号出力に固定増分電圧を印加する電圧
   増分手段とを含み、 上記比較器が、上記増分手段からの上記信号出力が上記
   比較器の上記第１入力への上記信号入力より振幅が大き
   くなるまで、その出力からオン状態信号を出力し続け、
   大きくなった時点でオフ状態信号を出力し、それによっ
   て上記ゲートをディスエーブルして、上記刻時信号が上
   記アナログ・ディジタル変換器の上記イネーブル入力に
   転送されるのを防止し、 上記アナログ・ディジタル変換器が、上記の大きくなっ
   た時点で、上記電力線に対する上記電流変換器によって
   検出された過渡電流パルスのピーク値に対応するその中
   に記憶されたディジタル値を有している、 テスト中のデバイスに接続された電力線中の電流パルス
   を検出するための、過渡電流ピーク検出回路。