JPH03138951A - Ｍｏｓ形トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は大傾角イオン注入を用い高密度化・高速化・高
信頼性を備えたＭＯＳ形トランジスタの製造方法に関す
る。

従来の技術 従来の特にｎチャンネルＭＯＳ形トランジスタの製造方
法で（表　ドレイン耐圧等に対する高信頼性を得るため
？ミ　ゲート電極形成後、前記ゲート電極をマスクとし
て低濃度のイオン注入を行ない第１のソース及びドレイ
ン領域を形成し　その後絶縁膜により前記ゲート電極の
側面にサイドウオールを形成服　前記ゲート電極及びサ
イドウオールをマスクとして高濃度イオン注入を行なう
ことにより、第２のソース及びドレイン領域を形成しＬ
　Ｄ　Ｄ　（Ｌｉｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）
構造を有するＭＯＳ形トランジスタを形成していた（例
えばアイイーイーイー　トランザクションオンエレクト
ロンテハイシズＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　
ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩｆｃＥｓ、Ｖｏｌ、
ＥＤ−２９，Ｎｏ４．Ａｐｒｉｌ　１９８２）。以下に
そのプロセス工程の一例としてｎチャンネルＬＤＤ構造
ＭＯＳ形トランジスタの製造方法を第１２図を用いて説
明すム　まｆＰ形半導体基板ｌに素子分離工程を行なっ
た微　ゲート絶縁膜２の形成を行ない、ポリシリコン膜
を堆積した後エツチングしてゲート電極３を形成する（
第１２図（ａ））。次にＬＤＤ領域（ｎ−層）４ｓ、４
ｄを形成するたべ　ゲート電極３をマスクとして低濃度
イオン注入Ａ（ここではリン）を行なう（第１２図（ｂ
））。この表ＣＶＤ−３ｉ（ｈ膜６を形成しく第１２図
（Ｃ））、ＣＶ　Ｄ　−８ｉＯ２膜６を異方性エツチン
グし　平坦部に形成されたＣ　Ｖ　Ｄ−３ｉｄ２膜６を
除去し　ゲート電極３の周辺部にＣＶ　Ｄ−３ｉｄｅ膜
６によるサイドウオール７を形成する（第１２図（ｄ）
）。次に本来のソース及びドレイン領域（ｎ十層）５ｓ
、５ｄを形成するためく　ゲート電極３及びサイドウオ
ール７をマスクとして高濃度イオン注入Ｂ（ここではヒ
素）を行なう（第１２図（ｅ））。この服ＣＶ　Ｄ−３
ｉＯａ膜６によるサイドウオール７が半導体基板１表面
へのイオン注入を阻へ　ソース及びドレイン領域（ｎ十
層）５ｓ、５ｄとチャンネルの間にＬＤＤ領域（ｎ−層
）４ｓ、４ｄが残されも　最後に熱処理を行ない第１２
図（ｅ）に示すｎチャンネルＬＤＤ構造ＭＯＳ形トラン
ジスタが形成されも　以上のように従来のＬＤＤ構造Ｍ
Ｏ５形トランジスタにおいて４表　ＬＤＤ構造を有する
構造にすることにより、ＬＤＤ領域（ｎ−層）４ｓ、４
ｄがドレイン電界を緩和する役割を果たし　ドレイン耐
圧等に高信頼性が得られも　一方、ｎ＋ポリＳｉゲート
を用いたｐチャンネルＭＯＳ形トランジスタではソース
及びドレイン領域と同じ導電形の埋込みチャンネル構造
を使用していも　しかし　このような埋込みチャンネル
トランジスタでは　チャンネル長の微細化に伴い短チャ
ンネル効果が現われやすく、ソースとドレイン領域が短
絡する（パンチスルー現象）ことが大きな傷害となって
いも　この埋込みチャンネル構造に加えて、ｐ＋ソース
及びドレイン領域が通常のボロン（Ｂ）によって形成さ
れる場合、ボロンの拡散係数が犬き（ゲート端からの横
方向の入り込み及びソース及びドレイン接合深さが共に
大きくなることもパンチスルーが起こり易いことの原因
であも　そこで上記課題に対処するた八　特公昭６１−
１６０９７６号公報に開示されているように第１３図の
ようなＥＰＳ（Ｅｆｆｅｃｔｉｖｅ　Ｐｕｎｃｈｔｈｒ
ｏｕｇｈ　５ｔｏｐｐｅｒ）を用いたｐチャンネルＭＯ
Ｓ形トランジスタ構造になってい九即板　サイドウオー
ルを設けてゲート電極端とｐ＋ソース及びドレイン領域
端のオーバーラツプ長を最小にし　それに近接してＥＰ
Ｓ領域（ｎ土層）を設けるものであ翫　以下にそのプロ
セス工程の一例としてｐチャンネルＥＰＳ構造ＭＯＳ形
トランジスタの製造方法を第１３図を用いて説明すも　
まず、ｎ形半導体基板またはｎウェル８に素子分離工程
を行なったｉｐ形埋込みチャンネル９を形成する。その
後、ゲート絶縁膜２の形成を行なし＼　ポリシリコン膜
を堆積した後、エツチングしてゲート電極３を形成する
（第１３図（ａ））。次にＥＰＳ領域（ｎ土層）１０ｓ
、１０ｄを形成するた八　ゲート電極３をマスクとして
低濃度イオン注入Ａを（ここではリン）を行なう　（第
１３図（ｂ））。この眞　ＣＶＤ５１０２膜６を形成し
く第１３図（Ｃ））、　ＣＶ　Ｄ　−８ｉｄｅ膜６を異
方性エツチングし　平坦部に形成されたＣＶ　Ｄ−３ｉ
Ｃｈ膜６を除去し　ゲート電極３の周辺部にＣＶ　Ｄ−
８ｉＯａ膜６によるサイドウオール７を形成する（第１
３図（ｄ））。次に本来のソース及びドレイン（ｐ土層
）１．１ｓ、１１ｄを形成するために　ゲート電極３及
びサイドウオール７をマスクとして高濃度イオン注入Ｂ
（ここではＢＦ２またはＢ）を行なう（第１３図（ｅ）
）。この鳳　サイドウオール７が半導体表面へのイオン
注入を阻へ　ソース及びドレイン領域（ｐ十層Ｈ１ｓ、
ｌｉｄとＥＰＳ領域（ｎ土層）１０ｓ、１０ｄが形成さ
れる。最後に熱処理を行ない第１３図（ｅ）に示すｐチ
ャンネルＥＰＳ構造ＭＯＳ形トランジスタが形成されも
　以上のように従来のＥＰＳ構造ＭＯＳ形トランジスタ
においてＧ；ＬＥＰＳ領域を有する構造にすることによ
り、ＥＰＳ領域（Ｈ＋層）１０ｓ、１０ｄがドレイン電
圧によるドレイン領域ｌｉｄからのポテンシャルの伸び
を抑制する役割を果た改　短チャンネル効果やパンチス
ルー現象を抑える等の効果を有すも 発明が解決しようとする課題 しかし　従来のＬＤＤ構造ＭＯＳ形トランジスタ（よ　
第１２図（ｅ）に示すようく　一般にＬＤＤ領域（ｎ−
層）４ｓ、４ｄの大部分がゲート電極３の直下ではなく
その外側に位置するたべ　ゲート電極３の外側に位置す
るＬＤＤ領域がビンチオフレ　高抵抗層になりやす（ｔ
　そのため従来の単一ソース／ドレイン構造ＭＯＳ形ト
ランジスタに比べＬＤＤ構造ＭＯＳ形トランジスタ（よ
　以下のような欠点を有すム （１）上記高抵抗層が直列に介在するため駆動電流が低
下すム　第４図（ｂ）はチャンネル長０．２５μｍを有
する従来の典型的なＬＤＤ構造（イオン注入Ａの条件二
エネルギ４０ＫｅＶ、　　ドーズ量Ｉ　Ｘ　１０”Ｃ１
０−２サイドウオール７の横方向膜厚０．１５μｍ）Ｍ
ＯＳ形トランジスタの飽和電流特性を示したものである
力（著しい駆動電流の低下がみられも（２）ホットエレ
クトロンがサイドウオール７に注入されることにより、
そのサイドウオール７直下のｎ−層４ｓ、４ｄがピンチ
オフＬ　著しく高抵抗化すも　そのため従来の単一ソー
ス／ドレイン構造ＭＯＳ形トランジスタに比べて、駆動
電流のホットエレクトロンによる劣化が著しく早く起こ
り、信頼性上の大きな問題となっている。第６図にこの
様子を同じチャンネル長０．２５μｍを有する従来の単
一ソース／ドレイン構造及び典型的なＬＤＤｉ造ＭＯＳ
形トランジスタについて示す。

方、ＥＰＳ構造のＭＯＳ形トランジスタにおけるほぼ垂
直に近い（チャネリング防止のたべ　通常７°傾ける）
イオン注入ＡではＥＰＳ領域１０ｓ、１０ｄのゲート電
極３端よりの入り込みは少な東　その後の高濃度イオン
注入Ｂ及び熱処理によるソース及びドレイン領域１１ｓ
、Ｉｌｄの横方向への拡散によってＥＰＳ領域１０ｓ、
１０ｄが減少し易く、これを阻止するため０．２５μの
程度の比較的厚いサイドウオール７を形成することが不
可欠であつ九　このたム　サイドウオール７がなく高濃
度イオン注入Ｂをゲート電極３によって自己整合的に行
なうことによりソース及びドレイン領域１１ｓｊｌｄ端
はゲート電極３端とほぼ一致する従来の単一ソース／ド
レイン構造ＭＯＳ形トランジスタに比べＥＰＳ構造ＭＯ
Ｓ形トランジスタ（よ　以下のような欠点を有すも （１）サイドウオール７の幅や熱処理後のソース及びド
レイン領域ＩＩｓ、ｌｉｄの横方向の入り込みの制御に
（戴　工程的にある程度のバラツキが生Ｕソース及びド
レイン領域１１ｓ、ｌｌｄの端がゲート電極３の外にな
って互いに重なり合わない場合も容易に起こり得も　し
かしこのような場合、ゲート電場３直下外の所にもチャ
ネル領域が形成されることになり、この部分のチャネル
領域のゲート制ｍ４！Ｊｌｔ著しく低下しピンチオフす
る結果　著しく高抵抗化するために起こる駆動電流の低
下やこの部分が高電界になるためにホットキャリアによ
る劣化が従来の単一ソース／ドレイン構造のものと比べ
大きな問題となム （２）同じゲート電極３の幅で比較すると、第１３図に
おけるＥＰＳ構造のＭＯＳ形トランジスタの実効チャン
ネル長はサイドウオール７の幅の２倍だけ長くなり、そ
のため駆動電流の低下を引き起こす。さら＆：、、第１
２図におけるＬＤＤ構造ＭＯＳ形トランジスタ及び第１
３図のＥＰＳ構造ＭＯＳ形トランジスタは従来の単一ソ
ース／ドレイン構ｍ　Ｍ　ＯＳ形トランジスタに比べ　
以下の問題点を有する。即松　ソース及びドレイン領域
を形成する工程でζ友　イオン注入時における不純物の
チャネリング効果を避けるために半導体表面の垂直方向
に対して一定の傾斜角（一般に７°前後）をもってイオ
ン注入を行なってい九　このたべ　ゲート電極に対して
ドレイン（またはソース）領域側からイオン注入を行な
うと、反対側のソース（またはドレイン）領域のゲート
電極に隣接する部分が陰となって不純物が注入されず、
　トランジスタ構造が非対称形状となりソースまたはド
レインの向きによりトランジスタ特性に非対称性が生じ
てしまうという問題点を有していた　このような非対称
性の問題は本来のソース及びドレインのような高濃度層
に対しては殆ど無視できる力交　第１２図におけるＬＤ
Ｄ領域（ｎ−層）４ｓ、４ｄや、第１３図におけるＥＰ
Ｓ領域（ｎ土層）１．ｏｓ、１０ｄの場合が顕著である
ことが知られていも 課題を解決するための手段 本発明（１）は半導体基板表面のＭＯＳ形トランジスタ
領域となる部分に形成されたゲート絶縁膜上にゲート電
極を形成する工程と、前記ゲート電極をマスクとしてチ
ャンネル幅方向には垂直でチャンネル長方向にはソース
及びドレインに入り込むように傾けて、両方向から前記
半導体基板表面にイオン注入を行ない第１のソース及び
ドレイン領域を形成する工程と、前記ゲート電極側面を
覆うように絶縁膜を形成する工程と、前記側面を絶縁膜
でおおわれたゲート電極をマスクとして、前記第１のソ
ース及びドレイン領域と同様の方法でイオン注入角度と
不純物濃度の異なる第２のソース及びドレイン領域を形
成する工程と、その丸前記第１．２のソース及びドレイ
ン領域が形成された半導体基板を熱処理する工程とを備
え　前記ゲート電極の側面を覆う絶縁膜の幅が前記第２
のソース及びドレイン領域の少なくとも一部が前記ゲー
ト電極の直下に位置するように薄く、前記第１、第２の
ソース及びドレイン領域を形成する工程として前記半導
体基板表面とイオンビームに垂直な面との角度を傾け、
前記半導体基板をビームスキャン面に対して平面自回転
させるか、　または前記半導体基板表面とイオンビーム
に垂直な面との角度を傾け全部でｎ回のイオン注入にお
ける１回ごとの前記半導体基板の回転角度を約３６０度
／ｎの整数倍とすることを特徴とするＭＯＳ形トランジ
スタの製造方法である。また本発明（２）は　第１の導
電型の半導体基板に選択的に形成されたＭＯＳ形トラン
ジスタ領域となる部分に第２の導電型のチャネル領域を
形成する工程と、前記チャネル領域を有する前記半導体
基板表面のＭＯＳ形トランジスタ領域となる部分に形成
されたゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜及びゲート電極をマスクとして、前記
半導体基板表面を傾けてイオン注入を行ない第１の導電
型の高濃度不純物層を前記チャネル領域の下部の一部を
含むごとく形成する工程と、前記ゲート電極側面を覆う
ように絶縁膜を形成する工程と、前記側面を絶縁膜で覆
われたゲート電極をマスクとして前記第１の導電型の不
純物層と同様の方法でイオン注入角度と不純物濃度の異
なる第２の導電型のソース及びドレイン領域を形成する
工程と、その後、前記第１の導電型の不純物層と前記第
２の導電型のソース及びドレイン領域が形成された半導
体基板を熱処理する工程とを備え、前記ゲート電極の側
面を覆う絶縁膜の幅が前記第２の導電型のソース及びド
レイン領域の少なくとも一部がゲート電極の直下に位置
するように薄く、前記第１の導電型の不純物層及び前記
第２の導電型のソース及びドレイン領域を形成する工程
として前記半導体基板表面とイオンビー・ムに垂直な面
との角度を類比　前記半導体基板をビームスキャン面に
対して平面自回転させるか、　または前記半導体基板表
面とイオンビームに垂直な面との角度を傾け全部でｎ回
のイオン注入における１回ごとの前記半導体基板の回転
角度を約３６０度／ｎの整数倍とすることを特徴とする
ＭＯ５形トランジスタの製造方法であ４ 作用 本発明（］、　）は上述の構成により、第１のソ・−ス
及びドレイン領域と第２のソース及びドレイン領域の形
成方法としてイオン注入角度と不純物濃度が異なる条件
を用いかス　ゲート電極の側面を覆う絶縁膜の幅を第２
のソース及びドレイン領域の少なくとも一部がゲート電
極の直下に位置するように薄くしているたム　高性能か
つ高信頼性を合せ持つデバイスが実現できる。また　本
発明（２）は上述の構成により、第１の導電型の不純物
層と第２の導電型のソース及びドレイン領域の形成方法
としてイオン注入角度と不純物濃度が異なる条件を用い
かつ、ゲート電極の側面を覆う絶縁膜の幅を第２の導電
型のソース及びドレイン領域の少なくとも一部がゲート
電極の直下に位置するように薄くしているたべ　高性能
かつ高信頼性を合せ持つデバイスが実現できも 実施例 （実施例１） 第１図は本発明の第１の実施例におけるｎチャンネルＭ
ＯＳ形トランジスタの製造方法を示す工程断面図である
。以下、第１図を用いて本発明の第１の実施例における
ｎチャンネルＭＯＳ形トランジスタの製造方法を説明す
も　まず、ｐ形半導体基板１　（ここではｐ形Ｓｉ）表
面にゲート絶縁膜２を形成した後、ポリシリコン膜の形
成を行なった後、異方性エツチングによりゲート電極３
を形成する（第１図（ａ））。次へ　ゲート電極３をマ
スクとしてイオン注入を行ないＬＤＤ領域となる第１の
ソース領域４Ｓ及びドレイン領域４ｄ（ここでは不純物
としてリンを打ち込みｎ−層を形成すも）を形成する（
第１図（ｂ））。ここでは不純物がゲート絶縁膜２下に
大きく入り込むようへ　半導体基板１表面に対して垂直
な方向とイオン注入方向からなるイオン注入角度θを２
０°〜４５°として打ち込む。まず、チャネル幅方向に
は垂直で、チャネル長方向にはソース方向に入り込むよ
うに傾けて半導体基板１表面に打ち込み（第１図（ｂ）
の実線の矢印Ａ）、次にもう一方のドレイン方向に入り
込むように傾けて打ち込み（第１図（ｂ）の破線の矢印
Ａ’）、所望の不純物イオン注入量を達成すも　ここで
はリンを用いも　その丸　膜厚が０．０５μｍのＣＶ　
Ｄ−３ｉＯａ膜１６を形成したく第１図（Ｃ））表　Ｃ
ＶＤ−８ｉ０２膜１６を異方性エツチングし　平坦部に
形成されたＣ　Ｖ　Ｄ−３ｉＯａ膜１６を除去して、ゲ
ート電極３の周辺部にＣＶ　Ｄ−３ｉＯ２膜１６による
幅０．０５　μｍＯ）サイドウオール１７を形成する（
第１図（ｄ））。その後、本来のソース及びドレイン領
域（ｎ土層）５ｓ、５ｄを形成するために　サイドウオ
ール１７を有するゲート電極３をマスクとして第１図（
ｅ）の示すごとくイオン注入Ｂ（ここではヒ素）を行な
う。ここで不純物のゲート絶縁膜２下へ入り込む量を少
なくし　かつ注入時のチャネリング効果を防止するため
に　イオン注入角度を半導体表面に対して垂直な方向を
、イオン注入方向に対して７°傾けて、ソース及びドレ
イン方向の両側から均等に入り込むように打ち込し　こ
のＫ　　ＣＶ　Ｄ−３ｉＯ２膜１６によるサイドウオー
ル１７が半導体基板１表面へのイオン注入を阻ベ　ソー
ス及びドレイン領域（ｎ土層）５ｓ、５ｄとチャネルの
間にＬＤＤ領域（ｎ−層）４ｓ、４ｄが残されも　最後
に短詩加熱処理（１０００℃、１０秒）を行ない第１図
（ｅ）に示すｎチャネルＬＤＤ構造ＭＯＳ形トランジス
タが形成されも　第２図に本発明のｉｔの実施例におけ
るｎチャンネルＭＯＳ形トランジスタの短詩加熱処理工
程後のシリコン基板表面近傍の不純物濃度プロファイル
の計算例を示机　この場合、サイドウオール１７の幅は
０．０５μｍであり短詩加熱処理（１０００℃、１０秒
）によってゲート電極３端からのｎ土層５ｓ、５ｄの横
方向入り込みは約０．０２μｍに抑制されていも　一方
、この場合のロー層４　ｓ、４　ｄ形成用のリンイオン
注入Ａ、Ａ条件（ヨ゛イオン注入角度４５°、注入エネ
ルギ６０ＫｅＶ、ドーズ量４　Ｘ　１０′２０ｍ−”で
あり、この時のｎ−層４ｓ、４　ｄのゲート電極３端か
らの入り込みＬ＋＊ｔは約０．１２μのであも　その結
果０．１μｍ以上のｎ−層４ｓ、４ｄの横方向長さ１ｎ
−が従来のＬＤＤ構造の０．１５μｍ以上の厚いサイド
ウオールに較べ　非常に薄い０．０５μｍ程度の場合で
も実現できることがわか４第３図は熱処理前のｎ−層４
ｓ、４ｄの入り込みＬａｔイオン注入角度及びエネルギ
依存性を示机　この場合リンをドーズ量４　Ｘ　１０”
ｃｍ−２で注入する。

各注入エネルギーにおいて注入角度θが増えるにつれて
、Ｌａ５ｔも急激に増加し　やがて注入角度θか４５°
以上になると飽和傾向を示すようになる。例えｉ瓜８０
ＫｅＶの注入エネルギの場合、通常のイオン注入工程で
一般的に採用されている７°の注入角度においてＬａ５
ｔが約０．０７μｍであったもの力丈　注入角度θか４
５°になると約０．１５μｍと２倍以上増加している。

大傾角（Ｌａｒｇｅ−ｔｉｌｔ−ａｎｇｌｅ）イオン注
入法のこのような能力力（従来のＬＤＤ構造に較べて非
常に薄いサイドウオールの場合でも実用的にい、ｔが十
分長いＬＤＤ領域（０〜層）４ｓ、４ｄの形成が実現で
きる理由である。サイドウオール１７の横方向幅ζよ　
サイドウオール１７を有するゲート電極３、即ちイオン
注入Ｂにおけるマスク端からのＨ十＠５ｓ、５　ｄの入
り込み距離（熱処理工程に短詩加熱炉を用いて１０００
℃、１０秒の熱処理を行なった場合、約０．０５μＩｎ
）以下にする。ここでｉ上　ＬＤＤ領域（ｎ−層）４ｓ
、４ｄの全領域がゲート電極３の直下にくるようにする
た取　サイドウオール１７幅を０．０５μｍとしている
。−人　第１図（ｅ）におけるｎ−層４ｓ、４ｄの長さ
は　約０．１μｍで十分なドレイン電界の経和効果を示
すので、ｎ−層４ｓ、４ｄ形成のためのイオン注入Ａ、
Ａ’はｎ−層４ｓ、４ｄのゲート電極３端よりの入り込
み距離Ｌａ自ｔを０．１μのとなるように　第３図の注
入条件の範囲から選ぶことができる。その一方で第１図
（ｅ）に見られるように　第２のソース及びドレイン領
域５　ｓ、５　ｄの少なくとも一部は必ずゲート電極３
の直下になり、言い換えると、ｎ−領域４ｓ、４ｄは全
てゲート電極３の直下にあり、決してゲート電極３の外
に存在しない構造が得られも　そのため従来のＬＤＤ構
造ＭＯＳ形トランジスタの欠点であるゲート電極３の外
側ｎ−領域がピンチオフすることがなく、高性能かつ高
信頼性を合せ持つデバイスが実現できもさらに本実施例
によれ？；＆ＬＤＤ構造ソース４ｓ及びドレイン領域４
ｄをサイドウオール形成工程なしに形成できると共に　
ゲート電極３下に全て形成できも　さらにＬＤＤ構造ソ
ース４ｓ及びドレイン領域４ｄをゲート電極３に対して
対称形状に形成することにより、電気的に対称的な同一
のトランジスタ特性を得ることができも　次へ　第１図
の実施例により実際に試したＭＯＳ形トランジスタにお
ける実験結果例を示す。第４図は従来及び本発明による
ＭＯＳ形トランジスタの飽和電流特性図であム　第４図
（ｂ）の駆動電流特性で示されるようへ　従来のＬＤＤ
構造ＭＯＳ形トランジスタカ丈　ゲート電極の外側に存
在するｎ−層のピンチオフによム　直列抵抗の増加によ
り、単一ソース／ドレイン構造の場合に較べて、著しい
駆動電流の低減が認められる一人　本発明にがかる一実
施例の場合には第４図（ａ）からそのような低減は無く
、端一ソース／ドレイン構造のＭＯＳ形トランジスタと
同等の優れた駆動電流特性を示していることが判も　第
５図は従来及び本発明によるＭＯＳ形トランジスタを用
いた４３ステージのＣＭＯＳリングオシレータゲート遅
延時間特性図であム上記駆動電流の増加に伴なり第５図
に示すよう置従来のＬ　Ｄ　Ｄ構造に較べ　やはり著し
い動作速度の向上刃文　本発明にがかる一実施例の場合
に見ることができる。これｉ＆ＬＤＤ構造に特有なゲー
ト電極外側に存在するｎ−層のピンチオフによる高抵抗
化が本発明にかかる実施例においては回避されており、
かつ、ゲートとソース及びドレイン間のオーバラップ長
さが従来の単一ソース／ドレイン構造のＭＯＳ形トラン
ジスタ並みに短かく抑制されている為である。第６図は
従来及び本発明によるＭＯＳ形トランジスタのホットキ
ャリアによるドレイン電流の劣化特性図であ４一方策６
図より判るよう番ヘ　　本発明の一実施例にかかるＭＯ
Ｓ形トランジスタζ友　従来の単一ソース／ドレイン及
びＬＤＤの側構造に較べ　著しくデバイス特性の劣化が
抑制されていることが判る。単一ソース／ドレイン構造
の場合に較べて、１０％の駆動電流劣化に達する寿命は
約４ケタ改善されており、これ（よ　ｎ−層４　ｓ、４
　ｄを導入したことにより、ドレイン電界の緩和による
ものであ＆ＸＬＤＤ構造の場合に較べると、１０％駆動
電流劣化に達する寿命（ｉ、約３ケタ改善されており、
これはｎ−層４ｓ、４ｄがゲート電極３の直下にあり、
ＬＤＤ構造のようにゲート電極外側のｎ−層がピンチオ
フすることがない為であも　この結果　第７図に示すが
如く、チャンネル長０．２５μ口の微細なＭ。

Ｓ形トランジスタにおいて級　従来のＬＤＤ、ｊｌ−３
／Ｄ構造のトランジスタが３■の電源電圧も保証できな
いのに対し　十分に３，８■以上の電源電圧が保証され
ム　さら！、、ＭＯＳ形トランジスタの微細化につれ　
ゲート絶縁膜がｌＯｎｍ以下に薄くなると、高ドレイン
電圧印加時のオフ状態（Ｖｅ＝０”／）でのパンドーパ
ント間トンネルに帰因するドレインリーク電流力丈　特
に従来の単一Ｓ／Ｄ構造で問題となり、第８図に示ずよ
う！ζ　３，３■電源においても３　ｐＡ／μｍ以上と
なり、待機時消費電流の増大を招き、　もはや実デバイ
スへの適用は難しく＼。一方第８図に示すようｉ、、　
　０．０５μｍの非常に薄い側壁を設けることで、この
ドレインリーク電流は　若干減少Ｌ　さらに　ｎ〜大傾
角注入をすることで、実用上十分なレベルにまで低減す
る。例え？′Ｌ３．３Ｖ電源において（友　測定限界以
上の０．０１ｐＡ／μの以下と単一Ｓ／Ｄ構造の場合と
較べて本発明の一実施例において（よ　約２ケタ半以上
の改善が見られる。

これにより、低消費電力を有する高性能デバイスが実現
でき、特にＣＭＯＳ集積回路において有用であム　なお
本実施例Ｌｔ、　　ｎチャネルＭＯＳ形トランジスタに
関するものである力（本発明の方法はｐチャネルＭＯＳ
形トランジスタにも適用できることは言うまでもな〜　
以上のように本発明によれ（戯　ロー層をゲート電極に
対して対称形状に形成することによりＭＯＳ形トランジ
スタにおいて同一のトランジスタ特性を得ることができ
ａ　さら置　大傾角イオン注入法によってｎ−層の全部
分をゲート電極直下に形成することができ、従来のＬＤ
Ｄ構造ＭＯＳ形トランジスタに較べ　高性能と高信頼性
の両方を同時に満たすことができるなど、実用的に極め
て有望であム （実施例２） 第９図は本発明の第２の実施例におけるＭＯＳ形トラン
ジスタの製造方法を示す工程断面図であり、　ｐチャン
ネルＭＯＳ形トランジスタに関するものであム　以下、
第９図を用いて本発明の第２の実施例におけるｐチャン
ネルＭＯＳ形トランジスタの製造方法を説明すも　まず
、ｎ形半導体基板またはｎウェル８のトランジスタ形成
領域に埋込みチャンネルとなるｐ形不純物拡散層９を形
成した後、ゲート絶縁膜２の形成を行なし＼　ポリシリ
コン膜を堆積したλ　エツチングしてゲート電極３を形
成する（第９図（ａ））。次ｉ；ＥＰＳ領域（口＋層Ｎ
Ｏｓ　、　１０ｄを形成するた敷　ゲート電極３をマス
クとして低濃度イオン注入を行ないｎ十不純物層１０ｓ
、１０ｄ　　（ここでは不純物としてリンを打ち込み口
＋層を形成する）を形成する（第９図（ｂ））。

ここで不純物がゲート絶縁物２下へ大きく入り込むよう
（−半導体基板表面に対して垂直な方向とイオン注入方
向からなるイオン注入角度θを２０°〜４５°にして打
ち込む。まず、チャンネル幅方向には垂直六　チャンネ
ル長方向にはソース方向に入り込むように傾けて半導体
基板表面に打ち込み（第９図（ｂ）の実線の矢印Ａ）、
次にもう一方のドレイン方向に入り込むように傾けて打
ち込み（第９図（ｂ）破線の矢印Ａ′）、　所望の不純
物イオン注入量を達成する（第９図（ｂ））。その後Ｃ
Ｖ　Ｄ　−３ｉ（ｂ膜１６を形成しく第９図（ｃ））　
、　ＣＶ　Ｄ−８ｉ０２膜１６を異方性エラチンブレ　
平坦部に形成されたＣ　Ｖ　Ｄ　−３ｉＯ２膜１６を除
去し　ゲート電極３の周辺部にＣＶＤ５ｉ（ｈ膜１６に
よるサイドウオール１７を形成する（第９図（ｄ））。

その光　ソース及びドレイン領域である９３層１１ｓ、
１１ｄを形成するためにサイドウオール１７を有するゲ
ート電極３をマスクとして、ＢＦａをイオン注入する（
第９図（ｅ））。ここで不純物のゲート絶縁膜２下へ入
り込む量を少なくし　かつ注入時のチャネリング効果を
防止するために、　　イオン注入角度を、半導体表面に
対して垂直な方向を、イオン注入方向に対して７°傾け
て、ソース及びドレイン方向の両側から均等に入り込む
ように打ち込む（第９図（ｅ）の実線の矢印Ｂ）。サイ
ドウオール１７の横方向幅（よ　サイドウオール１７を
有するゲート電極３即ち、イオン注入Ｂの為のマスク端
からのｐ°層１．１ｓ、ｌｉｄの入り込み量（短詩加熱
１０００℃、１０秒の熱処理工程の場合、約０．１μｍ
）よりにサイドウオール１７幅のプロセス変動分等を見
込んで小さくし　ソース及びドレイン領域１１．ｓ、１
１ｄとゲート電極３のオーバラップが無くならないよう
にする。　ここでＵ　　Ｏ，０５μｍのサイドウオール
１７幅としているた八　通常のプロセス変動を見込んだ
最悪の場合でＬ　ソース及びドレイン領域Ｈｓ、１１ｄ
とゲート電極３のオーバラップは確保される。

このＡ　　ＥＰＳ構造の欠点であるソース及びドレイン
領域が場合によってゲート電極３外に位置しその結果起
こるゲート電極３外に形成されたゲートａ下外のチャン
ネル領域のピンチオフ等の可能性がなく、高性能及び高
信頼性が同時に達成できる改善効果が期待できる。とこ
ろで、　ｐ“層内Ｓ。

ｌｉｄの不純物であるＢ（ボロン）はその拡散係数が大
きく、例えば　本実施例のようへ　前記熱処理として、
短詩加熱炉による熱処理（例えばｉｏｏ。

ｔ、１０秒）を行なった場合でＬ　　ｐ”層ＩＩｓ、ｌ
ｉｄのサイドウオール７端からの入り込み（よ　約０．
１μｍに達する。バンチスルー現象を有効に抑制する為
に（よ　約０．０５μｍ以上の横幅を持ス　ｎ°層１０
ｓ、１０ｄが必要であり、本実施例のようへ０．０５μ
ｍ幅のサイドウオール１７を用いてた場合で（友　ゲー
ト電極３端からのｎ０層１０ｓ、１０ｄの入り込みが０
．ｌＯμの以上ないき、効果的にバンチスルー現象を抑
えることができな１１℃　第３図のｎ層入り込み量Ｌａ
５ｔのイオン注入角度依存性より、８０ＫｅＶのイオン
注入エネルギーの場合、　７°の通常の注入角度で（戴
Ｌ１ｍｔが約０．０７．ｕｎ＋であり、この結果ｎ９層
ＩＱｓ、１０ｄはｐ°層ＩＩｓ、ｌｉｄによって補償さ
れて消滅してしまう。−人　本実施例のようｊ、：　　
２５°にてイオン注入を行なうと、Ｌ＋ａｔは約０．１
２μｍと大きく増加している。大傾角イオン注入法のこ
のような能力戟従来のＥＰＳ構造に較べて非常に薄いサ
イドウオールの場合でも実用的に十分長いＥＰＳ（ｎ層
）層１０ｓ、ｌＯｄが形成できる理由であａ　次に第９
図の実施例により実際に試作したＭＯＳ形トランジスタ
における実験結果例を示す。ここでｎ゛層形成のための
Ｐ（リン）イオン注入における注入角度、注入エネルギ
及び注入ドース量はそれぞれ２５°、　９０ＫｅＶ、　
２　ｘ　１０１３ｃｍ−２であった　ま？、：、　　ｐ
”ソース／ドレイン形成後 ネルギ及び注入ドーズ量（上　それぞれ４０ＫｅＶ、　
３　Ｘ１０”ｃｍ−”’Ｆあり、　９０層形成後の熱処
理１０００℃、１０秒後のｐ゛層接合深さは０．２μの
であった　また埋め込みチャンネル９形成のためのＢＦ
ａのイオン注入における注入エネルギ及び注入ドーズ量
ｃｔ　　それぞれ５０ＫｅＶ、　１，７　ｘ　１０”　
ｃｍ−”であり、上記短時熱処理後の埋め込みチャネル
深さは約０．１７μｍである。その結果　第９図（ｂ）
に示すように大傾角イオン注入Ａ、八゛によって、ソー
ス及びドレイン領域１１ｓ、ｌｌｄに近接して、埋込み
チャンネル領域９の下部の一部を含む如く、ｎ゛高濃度
不純物層１０ｓ、ｌＯｄが形成され　その横方向長さ及
び最大不純物濃度（よ各々約０．０７μｍ、約１，５ｘ
　ＪＯ”ｃｍ−”が実現できも　第１０図（ａ）、　（
ｂ）にそれぞれ　ＭＯＳ形トランジスタのしきい値電圧
Ｖｒ及びサブスレッシュホールド・スウィングＳのゲー
ト長依存性を、本発明の一実施例にかかる構造及び従来
の構造のものについて示す。ここで従来の構造のもの（
よ　ｎ゛層形成のためのイオン注入が無く、従ってｎ層
層は存在せず、ソース／ドレイン形成後の熱処理（友　
本発明の−実流側の場合と同一にしである。従来の構造
の場合に（よ　ゲート長が短くなるにつれ著しいバンチ
スルーが起こっており、デバイスとして十分使用に耐え
つる最小ゲート長は約１μｍ程度である。一方、本発明
の一実施例にかかるＭＯＳ形トランジスタにおいてはゲ
ート長が０．４μｍ（ゲート／ソース及びゲート／ドレ
イン間のオーバラップは０．０５μｍなので、　このと
きのチャンネル長は０．３μｍ）において耘　いまだ長
チャンネルのトランジスタ特性を維持しており、著しく
バンチスルー耐圧が向上していることがわかる。これ（
友　大傾角注入法によって導入したＥＰＳ領域（ｎ土層
）１０ｓ　、　１０ｄが存在することにより、　ドレイ
ン領域からのポテンシャルの伸びが効果的に抑制された
ためであも　第１１図にチャンネル長が０．３μｍの本
発明の一実施例にかかるＭＯＳ形トランジスタの飽和電
流特性を示す。チャンネル長が０．３μコと非常に微細
な場合でも例えは　小さいチャンネルコンダクタンス等
にみられる様４ミ　長チャンネルの場合と同様の優れた
特性を示していム　さら鳳１３５ｍ５／ｍｍと高いトラ
ンスコンダクタンスが得られることがわがもこれに対し
て、従来例の厚いサイドウオールを有したＥＰＳ構造の
ＭＯＳ形トランジスタと同じゲート電極長さ０．４μ出
において比較すると、　ＥＰＳ構造のチャンネル長が０
．４μのと長い分だけ低いトランスコンダクタンスしか
得られなｌ、％　　さら番ζ本発明の一実施例にかかる
ＭＯＳ形トランジスタ（友　チャンネル長が０．３μｍ
と小さく、また　比較的高濃度のｎ゛層が存在している
にもかかわらず、約１０■以上のドレイン耐圧を保持し
ていることも第１１図よりわかる。以上のように第２の
実施例によれｌ；ＣＥＰＳ領域（ｎ土層）をゲート電極
に対して対称形状に形成することより、ＭＯＳ形トラン
ジスタにおいて同一のトランジスタ特性を得ることがで
きも　さらに大傾角イオン注入法によって、ゲート電極
とｐ°ソース及びドレイン領域のオーバラップ長さを十
分確保しつつＬ　上記ソース及びドレイン領域に近接し
てＥＰＳ領域（ｎ土層）を形成することができ、従来の
単一ソース／ドレイン構造やＥＰＳ構造のＭＯＳ形トラ
ンジスタに比べ　高性能と高バンチスルー耐圧を同時に
満たすことができる撤　実用的に極めて有望であム　な
抵　第２の実施例はｐチャンネルＭＯＳ形トランジスタ
に関するものである力（本実施例の方法はｎチャンネル
ＭＯＳ形トランジスタにも適用できることは言うまでも
なｕ〜 発明の効果 以上述べてきたように、　　本発明によれＣ戴　　きわ
めて簡単な製造方法及び、従来構造のＭＯＳ形トランジ
スタに較べて非常に薄いサイドウオールを用いることに
よって、高性能と高信頼性を有するＭＯＳ形トランジス
タを実現できも

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるＭＯＳ形トラン
ジスタの製造方法を示す工程断面は　第２図は本発明の
第１の実施例におけるＭＯＳ形トランジスタのシリコン
基板表面の計算結果による不純物プロファイルとそれに
対応する模式断面医第３図は本発明の一実施例の計算結
果によるＭＯＳ形トランジスタにおけるｎ−層のイオン
注入用マスク端からの入り込み距離のイオン注入角度依
存性を示す阻　第４図は従来および本発明の一実施例の
実験結果によるＭＯＳ形トランジスタの飽和電流特性医
　第５図は従来および本発明の一実施例の実験結果によ
るＭＯＳ形トランジスタを用いたリングオシレータのゲ
ート遅延時間特性医　第６図は従来および本発明の一実
施例の実験結果によるＭＯＳ形トランジスタのホットキ
ャリアによるドレイン電流の劣化特性医　第７図は従来
および本発明の一実施例の実験結果によるＭＯＳ形トラ
ンジスタのホットキャリアによるドレイン電流劣化率が
１０％になる場合の素子寿命特性諷　第８図は従来およ
び本発明の一実施例の実験結果によるＭＯＳ形トランジ
スタのゲート電圧Ｏｖ下におけるドレインリーク電流特
性医　第９図は本発明の第２の実施例におけるＭＯＳ形
トランジスタの製造方法を示す工程断面は　第１０図は
従来及び本発明の一実施例の実験結果によるＭＯＳ形ト
ランジスタのしきい値電圧及びサブスレッシュホールド
スウィングのゲート長依存性を示す医　第１１図は本発
明の一実施例の実験結果によるＭＯＳ形トランジスタの
飽和電流特性久　第１２図は従来のＬＤＤ構造のＭＯＳ
形トランジスタの製造方法を示す工程断面久　第１３図
は従来のＥＰＳ構造のＭＯＳ形トランジスタの製造方法
を示す工程断面図である。 ｌ・・・・Ｐ形半導体基板、　２・・・・ゲート絶縁風
３・・・・ゲート電ｉ４ｓ・・・・第１のソース領域（
ｎ層）、４ｄ・・・・第１のドレイン領域（ｎ−層）、
５ｓ・・・・第２のソース領域（ｎ土層）、５ｄ・・・
・第２のドレイン領域（ｎ土層）、８・・・・ｎウエノ
ｌｋ　　９・・・・Ｐ形不純物拡散胤　１０ｓ、１０ｄ
・・・・ＥＰＳ領域（ｎ土層）、ＩＩｓ・・・・ソース
領域（ｐ＋層）、ｌｉｄ・・・・ドレイン領域（ｐ”層
ル　１６”・・ｃＶＤ−３ｉＯ２ｗＬ１７・・・・サイ
ドウオーツ民

Claims (2)

【特許請求の範囲】
1. （１）半導体基板表面のＭＯＳ形トランジスタ領域とな
   る部分に形成されたゲート絶縁膜上にゲート電極を形成
   する工程と、前記ゲート電極をマスクとしてチャンネル
   幅方向には垂直でチャンネル長方向にはソース及びドレ
   インに入り込むように傾けて、両方向から前記半導体基
   板表面にイオン注入を行ない第１のソース及びドレイン
   領域を形成する工程と、前記ゲート電極側面を覆うよう
   に絶縁膜を形成する工程と、前記側面を絶縁膜でおおわ
   れたゲート電極をマスクとして、前記第１のソース及び
   ドレイン領域と同様の方法でイオン注入角度と不純物濃
   度の異なる第２のソース及びドレイン領域を形成する工
   程と、その後、前記第１、２のソース及びドレイン領域
   が形成された半導体基板を熱処理する工程とを備え、前
   記ゲート電極の側面を覆う絶縁膜の幅が前記第２のソー
   ス及びドレイン領域の少なくとも一部が前記ゲート電極
   の直下に位置するように薄く、前記第１、２のソース及
   びドレイン領域を形成する工程として前記半導体基板表
   面とイオンビームに垂直な面との角度を傾け、前記半導
   体基板ビームスキャン面に対して平面自回転させるか、
   または前記半導体基板表面とイオンビームに垂直な面と
   の角度を傾け全部ｎ回のイオン注入における１回ごとの
   前記半導体基板の回転角度を約３６０度／ｎの整数倍と
   することを特徴とするＭＯＳ形トランジスタの製造方法
   。
2. （２）第１の導電型の半導体基板に選択的に形成された
   ＭＯＳ形トランジスタ領域となる部分に第２の導電形の
   チャネル領域を形成する工程と、前記チャネル領域を有
   する前記半導体基板表面のＭＯＳ形トランジスタ領域と
   なる部分に形成されたゲート絶縁膜上にゲート電極を形
   成する工程と、前記ゲート絶縁膜及びゲート電極をマス
   クとして、前記半導体基板表面を傾けてイオン注入を行
   ない第１の導電型の高濃度不純物層を前記チャネル領域
   の下部の一部を含むごとく形成する工程と、前記ゲート
   電極側面を覆うように絶縁膜を形成する工程と、前記側
   面を絶縁膜で覆われたゲート電極をマスクとして前記第
   １の導電型の不純物層と同様の方法でイオン注入角度と
   不純物濃度の異なる第２の導電型のソース及びドレイン
   領域を形成する工程と、その後、前記第１の導電型の不
   純物層と前記第２の導電型のソース及びドレイン領域が
   形成された半導体基板を熱処理する工程とを備え、前記
   ゲート電極の側面を覆う絶縁膜の幅が前記第２の導電型
   のソース及びドレイン領域の少なくとも一部が前記ゲー
   ト電極の直下に位置するように薄く、前記第１の導電型
   の不純物層及び前記第２の導電型のソース及びドレイン
   領域を形成する工程として前記半導体基板表面とイオン
   ビームに垂直な面との角度を傾け、前記半導体基板をビ
   ームスキャン面に対して平面自回転させるか、または前
   記半導体基板表面とイオンビームに垂直な面との角度を
   傾け全部でｎ回のイオン注入における１回ごとの前記半
   導体基板の回転角度を約３６０度／ｎの整数倍とするこ
   とを特徴とするＭＯＳ形トランジスタの製造方法。