JPH04251939A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH04251939A JPH04251939A JP1395791A JP1395791A JPH04251939A JP H04251939 A JPH04251939 A JP H04251939A JP 1395791 A JP1395791 A JP 1395791A JP 1395791 A JP1395791 A JP 1395791A JP H04251939 A JPH04251939 A JP H04251939A
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- JP
- Japan
- Prior art keywords
- source
- gate electrode
- region
- diffusion layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特にＭＯ
Ｓ電界効果型半導体装置及びその製造方法に関するもの
である。
Ｓ電界効果型半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】図２は従来のこの種の半導体装置の製造
方法を示す断面図であり、図において１はＰ型シリコン
基板、２はＰ型シリコン基板１上に形成された絶縁膜、
３はＰ型シリコン基板１上の所定の場所に設けられた素
子分離のためのＬＯＣＯＳ酸化膜（フィールド酸化膜）
、４はゲート電極、９，１０はそれぞれＮ型不純物を注
入してできたＮ型ソース及びドレイン拡散層領域である
。
方法を示す断面図であり、図において１はＰ型シリコン
基板、２はＰ型シリコン基板１上に形成された絶縁膜、
３はＰ型シリコン基板１上の所定の場所に設けられた素
子分離のためのＬＯＣＯＳ酸化膜（フィールド酸化膜）
、４はゲート電極、９，１０はそれぞれＮ型不純物を注
入してできたＮ型ソース及びドレイン拡散層領域である
。
【０００３】次に製造方法について説明する。まず、図
２（ａ）に示すように、Ｐ型シリコン基板１の上にゲー
ト酸化膜２と、素子分離のためのＬＯＣＯＳ酸化膜３を
形成する。そしてゲート酸化膜２上にゲート電極４を形
成した後、これをマスクとして、砒素等のＮ型不純物を
矢印８で示される方向からイオン注入する。これによっ
て図２（ｂ）に示すように、ソース拡散層領域９および
ドレイン拡散層領域１０を形成する。
２（ａ）に示すように、Ｐ型シリコン基板１の上にゲー
ト酸化膜２と、素子分離のためのＬＯＣＯＳ酸化膜３を
形成する。そしてゲート酸化膜２上にゲート電極４を形
成した後、これをマスクとして、砒素等のＮ型不純物を
矢印８で示される方向からイオン注入する。これによっ
て図２（ｂ）に示すように、ソース拡散層領域９および
ドレイン拡散層領域１０を形成する。
【０００４】次に動作について説明する。ソース拡散層
領域９の電位を基準として、ドレイン拡散層領域１０に
正の電位を与える。そしてゲート電極４の電位がソース
拡散層領域９の電位と等しいならば、ソース・ドレイン
間に電流は流れないが、ゲート電極４が正の電位で、ソ
ース・ドレイン間にｎ型反転層のチャネルが形成される
と、ソース・ドレイン間に電流が流れる。このようにゲ
ート電極４の電位によって、ソース・ドレイン間に流れ
る電流が制御される。
領域９の電位を基準として、ドレイン拡散層領域１０に
正の電位を与える。そしてゲート電極４の電位がソース
拡散層領域９の電位と等しいならば、ソース・ドレイン
間に電流は流れないが、ゲート電極４が正の電位で、ソ
ース・ドレイン間にｎ型反転層のチャネルが形成される
と、ソース・ドレイン間に電流が流れる。このようにゲ
ート電極４の電位によって、ソース・ドレイン間に流れ
る電流が制御される。
【０００５】
【発明が解決しようとする課題】従来の製造方法により
製造された半導体装置は以上のように構成されているの
で、ゲート長が短くなると、ドレイン側の空乏層がソー
ス拡散層領域に達し、ゲート電極４で制御できない電流
がソース・ドレイン間に流れるパンチスルーという現象
が生じるという問題点があった。またこれを防ぐために
空乏層の伸びを抑えるように基板濃度を高くすることが
必要になり、その基板濃度に対して、チャネルを形成さ
せるのに必要なゲート電圧、すなわちしきい値電圧を一
定値に調整するために薄い酸化膜を精度よく形成する必
要が生じるなどの問題点があった。
製造された半導体装置は以上のように構成されているの
で、ゲート長が短くなると、ドレイン側の空乏層がソー
ス拡散層領域に達し、ゲート電極４で制御できない電流
がソース・ドレイン間に流れるパンチスルーという現象
が生じるという問題点があった。またこれを防ぐために
空乏層の伸びを抑えるように基板濃度を高くすることが
必要になり、その基板濃度に対して、チャネルを形成さ
せるのに必要なゲート電圧、すなわちしきい値電圧を一
定値に調整するために薄い酸化膜を精度よく形成する必
要が生じるなどの問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、低い基板濃度でも空乏層の伸び
を抑えパンチスルーを防ぐことができる半導体装置及び
その製造方法を得ることを目的とする。
ためになされたもので、低い基板濃度でも空乏層の伸び
を抑えパンチスルーを防ぐことができる半導体装置及び
その製造方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る半導体装
置は、ソース拡散層領域近傍のチャネル領域内に絶縁領
域を設けたものである。
置は、ソース拡散層領域近傍のチャネル領域内に絶縁領
域を設けたものである。
【０００８】また、この発明に係る半導体装置の製造方
法は、通常のＭＯＳＦＥＴの製造工程において、ゲート
電極形成後、ゲート電極及び絶縁膜をマスクとして、酸
素イオンを半導体基板の主表面に対して斜めにウエハを
回転しながら注入する工程を含み、ソース拡散層領域近
傍のチャネル領域内に絶縁領域を形成するようにしたも
のである。
法は、通常のＭＯＳＦＥＴの製造工程において、ゲート
電極形成後、ゲート電極及び絶縁膜をマスクとして、酸
素イオンを半導体基板の主表面に対して斜めにウエハを
回転しながら注入する工程を含み、ソース拡散層領域近
傍のチャネル領域内に絶縁領域を形成するようにしたも
のである。
【０００９】
【作用】この発明においては、ソース拡散層領域近傍の
チャネル領域内に絶縁領域を設けたから、パンチスルー
の原因であるドレイン空乏層のソース側への伸びを防ぐ
ことができる。
チャネル領域内に絶縁領域を設けたから、パンチスルー
の原因であるドレイン空乏層のソース側への伸びを防ぐ
ことができる。
【００１０】また、この発明における酸素をイオン注入
する工程は、ゲート電極を形成した後に、斜めにイオン
注入するため、チャネル領域内に絶縁領域を形成するこ
とができる。
する工程は、ゲート電極を形成した後に、斜めにイオン
注入するため、チャネル領域内に絶縁領域を形成するこ
とができる。
【００１１】
【実施例】図１は本発明の一実施例による半導体装置の
製造方法を示す工程断面図であり、図２と同一符号は同
一または相当部分を示し、７はソース・ドレイン拡散領
域間のＰ型半導体基板（チャネル領域）内に埋め込まれ
た絶縁埋込層（絶縁領域）である。
製造方法を示す工程断面図であり、図２と同一符号は同
一または相当部分を示し、７はソース・ドレイン拡散領
域間のＰ型半導体基板（チャネル領域）内に埋め込まれ
た絶縁埋込層（絶縁領域）である。
【００１２】次に製造方法について説明する。図１（ａ
）において、まず従来と同様にしてＰ型シリコン基板１
上にゲート酸化膜２と素子分離のためのＬＯＣＯＳ酸化
膜３を形成する。その後ゲート電極４を形成し、ＣＶＤ
法により堆積した酸化膜のような絶縁膜５をゲート電極
４上、及びゲート電極４からある距離を隔てるようにし
て形成する。次に図１（ｂ）に示すように絶縁膜５及び
ゲート電極４をマスクとして、シリコン基板１の主表面
に対し、矢印６で示すように４５°の傾きを持つ方向か
ら、シリコン基板１を回転させながら酸素イオンを例え
ば１０１７ｃｍ−２のドーズ量、１００ＫｅＶのドーズ
エネルギーで注入する。次に電気炉中で１３５０℃，Ｎ
２ 雰囲気中で６時間の熱処理を行い、酸素をシリコン
と化合させて、シリコン基板１の内部に絶縁埋込層７（
酸化膜）を形成する。次に図１（ｃ）に示すように、絶
縁膜５を除去し、ゲート電極４をマスクとして矢印８の
方向から砒素等のＮ型不純物を注入し、Ｎ＋ ソース拡
散層領域９とＮ＋ ドレイン拡散層領域１０を形成する
。
）において、まず従来と同様にしてＰ型シリコン基板１
上にゲート酸化膜２と素子分離のためのＬＯＣＯＳ酸化
膜３を形成する。その後ゲート電極４を形成し、ＣＶＤ
法により堆積した酸化膜のような絶縁膜５をゲート電極
４上、及びゲート電極４からある距離を隔てるようにし
て形成する。次に図１（ｂ）に示すように絶縁膜５及び
ゲート電極４をマスクとして、シリコン基板１の主表面
に対し、矢印６で示すように４５°の傾きを持つ方向か
ら、シリコン基板１を回転させながら酸素イオンを例え
ば１０１７ｃｍ−２のドーズ量、１００ＫｅＶのドーズ
エネルギーで注入する。次に電気炉中で１３５０℃，Ｎ
２ 雰囲気中で６時間の熱処理を行い、酸素をシリコン
と化合させて、シリコン基板１の内部に絶縁埋込層７（
酸化膜）を形成する。次に図１（ｃ）に示すように、絶
縁膜５を除去し、ゲート電極４をマスクとして矢印８の
方向から砒素等のＮ型不純物を注入し、Ｎ＋ ソース拡
散層領域９とＮ＋ ドレイン拡散層領域１０を形成する
。
【００１３】次に動作について説明する。ソース拡散層
領域９の電位を基準として、ドレイン拡散層領域１０に
正の電位を与える。そして、ゲート電極４の電位がソー
ス拡散層領域９の電位と等しいならば、ソース・ドレイ
ン間に電流は流れないが、ゲート電極４が正の電位でソ
ース・ドレイン間にｎ型反転層のチャネルが形成される
と電流が流れる。このとき、ドレイン側の空乏層の伸び
は絶縁膜層７で止まり、ソース拡散層側には伸びてゆか
ない。したがって、ソース・ドレイン間が空乏層でつな
がってゲート電極４の電位によらず電流が流れてしまう
パンチスルー現象を抑えることができる。
領域９の電位を基準として、ドレイン拡散層領域１０に
正の電位を与える。そして、ゲート電極４の電位がソー
ス拡散層領域９の電位と等しいならば、ソース・ドレイ
ン間に電流は流れないが、ゲート電極４が正の電位でソ
ース・ドレイン間にｎ型反転層のチャネルが形成される
と電流が流れる。このとき、ドレイン側の空乏層の伸び
は絶縁膜層７で止まり、ソース拡散層側には伸びてゆか
ない。したがって、ソース・ドレイン間が空乏層でつな
がってゲート電極４の電位によらず電流が流れてしまう
パンチスルー現象を抑えることができる。
【００１４】このように本実施例によれば、ゲート電極
４形成後、ゲート電極４近傍を除いて絶縁膜５を堆積し
、この絶縁膜５及びゲート電極４をマスクとして酸素イ
オンを斜め注入してチャネル領域内に絶縁埋込層７を設
けたから、ドレイン空乏層の伸びは絶縁埋込層７で抑制
されることとなり、ゲート長が短くても低い濃度の基板
でパンチスルーを抑えることができる。
４形成後、ゲート電極４近傍を除いて絶縁膜５を堆積し
、この絶縁膜５及びゲート電極４をマスクとして酸素イ
オンを斜め注入してチャネル領域内に絶縁埋込層７を設
けたから、ドレイン空乏層の伸びは絶縁埋込層７で抑制
されることとなり、ゲート長が短くても低い濃度の基板
でパンチスルーを抑えることができる。
【００１５】なお上記実施例ではソース・ドレインが単
一の濃度を持つ構造を示したが、ショートチャネル効果
を防止するために、ゲート下のチャネル領域とソース，
ゲート領域との間にそれらの濃度の中間濃度層を設けた
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）
構造のものであっても同様の効果を奏する。
一の濃度を持つ構造を示したが、ショートチャネル効果
を防止するために、ゲート下のチャネル領域とソース，
ゲート領域との間にそれらの濃度の中間濃度層を設けた
ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）
構造のものであっても同様の効果を奏する。
【００１６】また、Ｐ型シリコン基板１中に酸素イオン
を注入して絶縁埋込層を形成したが、絶縁埋込層を形成
する材料はこれに限らず、例えば窒素（Ｎ）など絶縁物
を形成し得る物質であればかまわない。
を注入して絶縁埋込層を形成したが、絶縁埋込層を形成
する材料はこれに限らず、例えば窒素（Ｎ）など絶縁物
を形成し得る物質であればかまわない。
【００１７】また、上記実施例ではソース，ドレインの
両近傍に絶縁埋込層７を形成したが、絶縁埋込層を形成
するのはソース近傍のみでもよい。
両近傍に絶縁埋込層７を形成したが、絶縁埋込層を形成
するのはソース近傍のみでもよい。
【００１８】また、上記実施例ではＮ−ｃｈＭＯＳＦＥ
Ｔの例を示したが、Ｐ−ｃｈＭＯＳＦＥＴの場合でも同
様の効果を奏するのは言うまでもない。
Ｔの例を示したが、Ｐ−ｃｈＭＯＳＦＥＴの場合でも同
様の効果を奏するのは言うまでもない。
【００１９】
【発明の効果】以上のようにこの発明によれば、シリコ
ン基板を回転させながら斜め方向にイオン注入を行ない
チャネル領域内に絶縁領域を形成したから、ゲート長が
短くてもドレイン空乏層の拡がりは、この絶縁埋込層で
止められパンチスルー現象が起こらず、その結果基板濃
度を従来構造ほど高くする必要がなくなり、スレッシュ
ホルド電圧を一定値に調整するために薄い酸化膜を形成
する等の複雑な製造工程を不要とすることができるとい
う効果がある。
ン基板を回転させながら斜め方向にイオン注入を行ない
チャネル領域内に絶縁領域を形成したから、ゲート長が
短くてもドレイン空乏層の拡がりは、この絶縁埋込層で
止められパンチスルー現象が起こらず、その結果基板濃
度を従来構造ほど高くする必要がなくなり、スレッシュ
ホルド電圧を一定値に調整するために薄い酸化膜を形成
する等の複雑な製造工程を不要とすることができるとい
う効果がある。
【図１】この発明の一実施例による半導体装置およびそ
の製造方法を示す断面図である。
の製造方法を示す断面図である。
【図２】従来の半導体装置およびその製造方法を示す断
面図である。
面図である。
１ ｐ型基板
２ ゲート酸化膜
３ 素子分離のためのフィールド酸化膜４
ゲート電極 ５ 絶縁膜 ７ 絶縁埋込層（絶縁領域） ９ Ｎ＋ ソース領域 １０ Ｎ＋ ドレイン領域
ゲート電極 ５ 絶縁膜 ７ 絶縁埋込層（絶縁領域） ９ Ｎ＋ ソース領域 １０ Ｎ＋ ドレイン領域
Claims (2)
- 【請求項１】 基板上にソース・ドレイン拡散層領域
が形成され、該ソース・ドレイン拡散層領域間に絶縁膜
を介してゲート電極が形成されたＭＯＳ型半導体装置に
おいて、上記ソース拡散層領域近傍のチャネル領域内に
絶縁領域を備えたことを特徴とする半導体装置。 - 【請求項２】 基板上にソース・ドレイン拡散層領域
を形成し、該ソース・ドレイン拡散層領域間に絶縁膜を
介してゲート電極を形成してなるＭＯＳ型半導体装置の
製造方法において、半導体基板の主表面上方にゲート電
極及びソース・ドレイン拡散層領域を形成した後、ゲー
ト電極近傍を除き選択的に半導体基板上に絶縁膜を形成
する工程と、上記絶縁膜及びゲート電極をマスクとして
半導体基板主表面に対して斜め方向から、半導体基板を
回転させながらイオン注入を行ない、上記ソース拡散層
領域近傍のチャネル領域内に絶縁領域を形成する工程を
有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1395791A JPH04251939A (ja) | 1991-01-09 | 1991-01-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1395791A JPH04251939A (ja) | 1991-01-09 | 1991-01-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04251939A true JPH04251939A (ja) | 1992-09-08 |
Family
ID=11847694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1395791A Pending JPH04251939A (ja) | 1991-01-09 | 1991-01-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04251939A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360749A (en) * | 1993-12-10 | 1994-11-01 | Advanced Micro Devices, Inc. | Method of making semiconductor structure with germanium implant for reducing short channel effects and subthreshold current near the substrate surface |
| FR2791179A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Dispositif semi-conducteur avec des jonctions a poches dielectriques et son procede de fabrication |
| EP1039546A1 (fr) * | 1999-03-19 | 2000-09-27 | France Telecom | Dispositif semi-conducteur à courant de fuite réduit et son procédé de fabrication |
| KR20040006772A (ko) * | 2002-07-15 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| JP2011109124A (ja) * | 2011-01-12 | 2011-06-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1991
- 1991-01-09 JP JP1395791A patent/JPH04251939A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5360749A (en) * | 1993-12-10 | 1994-11-01 | Advanced Micro Devices, Inc. | Method of making semiconductor structure with germanium implant for reducing short channel effects and subthreshold current near the substrate surface |
| FR2791179A1 (fr) * | 1999-03-19 | 2000-09-22 | France Telecom | Dispositif semi-conducteur avec des jonctions a poches dielectriques et son procede de fabrication |
| EP1039546A1 (fr) * | 1999-03-19 | 2000-09-27 | France Telecom | Dispositif semi-conducteur à courant de fuite réduit et son procédé de fabrication |
| WO2000057479A1 (fr) * | 1999-03-19 | 2000-09-28 | France Telecom | Dispositif semi-conducteur avec des jonctions a poches dielectriques et son procede de fabrication |
| KR20040006772A (ko) * | 2002-07-15 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| JP2011109124A (ja) * | 2011-01-12 | 2011-06-02 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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