JPH0314111A - マイクロ・プロセッサのパワー・セーブ制御装置 - Google Patents
マイクロ・プロセッサのパワー・セーブ制御装置Info
- Publication number
- JPH0314111A JPH0314111A JP1151458A JP15145889A JPH0314111A JP H0314111 A JPH0314111 A JP H0314111A JP 1151458 A JP1151458 A JP 1151458A JP 15145889 A JP15145889 A JP 15145889A JP H0314111 A JPH0314111 A JP H0314111A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- system clock
- state
- halt instruction
- power save
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
２ペーノ
本発明はバッテリー駆動のワード・プロセッサやパーソ
ナル・コンピュータ等のＯＡ機器に利用するマイクロ・
プロセッサのパワー・セーブ制御装置に関する。
ナル・コンピュータ等のＯＡ機器に利用するマイクロ・
プロセッサのパワー・セーブ制御装置に関する。
従来の技術
従来、この種のマイクロ・プロセッサ制御装置ハソのマ
イクロ・プロセッサのシステム・バス信号に接続する記
憶装置および周辺装置と前記マイクロ・プロセッサの再
起動を促すだめの割り込み制御装置とシステム・クロッ
ク発生装置等を備えており・前記マイクロ・プロセッサ
が処理すべきジョブがない場合にはパワー・セーブの目
的で、前記マイクロ・プロセッサに設けられたホｚＬｚ
）命令を実行することにより実現していた。
イクロ・プロセッサのシステム・バス信号に接続する記
憶装置および周辺装置と前記マイクロ・プロセッサの再
起動を促すだめの割り込み制御装置とシステム・クロッ
ク発生装置等を備えており・前記マイクロ・プロセッサ
が処理すべきジョブがない場合にはパワー・セーブの目
的で、前記マイクロ・プロセッサに設けられたホｚＬｚ
）命令を実行することにより実現していた。
第４図は従来のマイクロ・プロセッサ制御装置の構成を
示している。
示している。
第４図において、２１はマイクロ・プロセッサ、２２は
記憶装置、２３は周辺装置、２４は割り込み制御装置、
２５はシステム・クロック発生装置である。
記憶装置、２３は周辺装置、２４は割り込み制御装置、
２５はシステム・クロック発生装置である。
２６はマイクロ帝プロセッサ２１により作られるシステ
ム・バスであり、２２〜２５は２６に直接接続されてい
る。
ム・バスであり、２２〜２５は２６に直接接続されてい
る。
２４は周辺装置２３により、割り込みが発生しＩＲｏ〜
ＩＲ７のいずれかがアクティブになった場合にマイクロ
・プロセッサ２１に割り込み要求２７がアクティブにな
る。
ＩＲ７のいずれかがアクティブになった場合にマイクロ
・プロセッサ２１に割り込み要求２７がアクティブにな
る。
次に、上記従来例の動作について説明する。
第４図において、２１〜２５は消費電力を低減する目的
のために一般的には０ＭＯ８構造のデバイスが使用され
ている。
のために一般的には０ＭＯ８構造のデバイスが使用され
ている。
周知のように０ＭＯ３構造のデバイスはその動作周波数
に正比例してその消費電力は増加することが知られてい
る。（第３図） ２１は第５図に示すようなシステム・クロックに同期し
て動作しているマイクロ・プロセッサであり、２１は記
憶装置２２をアクセスすると記憶装置２２に対して記憶
装置リード信号２８を出力する。記憶装置２２は前記信
号２８により動作を開始し、アクセス・タイムｔａｃｃ
を経過した後システム・バスにデータを出力する。
に正比例してその消費電力は増加することが知られてい
る。（第３図） ２１は第５図に示すようなシステム・クロックに同期し
て動作しているマイクロ・プロセッサであり、２１は記
憶装置２２をアクセスすると記憶装置２２に対して記憶
装置リード信号２８を出力する。記憶装置２２は前記信
号２８により動作を開始し、アクセス・タイムｔａｃｃ
を経過した後システム・バスにデータを出力する。
通常はジョブを処理するために、メモリ・フェッチと命
令の実行が連続しており、マイクロ・プロセッサ２１は
最大の処理スヒードで動作し、消費電力は最大である。
令の実行が連続しており、マイクロ・プロセッサ２１は
最大の処理スヒードで動作し、消費電力は最大である。
処理すべきジョブがなくなった場合（キー人力待ちなど
）一般的にはホルト命令を実行する。
）一般的にはホルト命令を実行する。
第６図のＨ時点ではマイクロ・プロセッサ２１はホルト
命令を実行し、その後マイクロ・プロセッサ２１は内部
回路の一部が動作しているに過ぎず、消費電力は最小と
なシ、パワー・セーブが可能になる。
命令を実行し、その後マイクロ・プロセッサ２１は内部
回路の一部が動作しているに過ぎず、消費電力は最小と
なシ、パワー・セーブが可能になる。
処理すべきジョブが発生したとき（キー人力など）割り
込み制御装置２４の割り込み３１（ＩＲＱ〜ＩＲＥ＞の
いずれかがアクティブになることにより・割り込み要求
２了がアクティブになり、第５図のＳ時点では、マイク
ロ・プロセッサは再びジョブの処理を開始し、メモリ・
フェッチと命令の実行が連続し、消費電力は最大になる
。
込み制御装置２４の割り込み３１（ＩＲＱ〜ＩＲＥ＞の
いずれかがアクティブになることにより・割り込み要求
２了がアクティブになり、第５図のＳ時点では、マイク
ロ・プロセッサは再びジョブの処理を開始し、メモリ・
フェッチと命令の実行が連続し、消費電力は最大になる
。
このように、上記従来のマイクロ・フロセッサ５ベーノ
に０ＭＯ８構造のものを使用しホルト命令を単に実行す
ることでも、パワー・セーブ効果は得られる。
ることでも、パワー・セーブ効果は得られる。
発明が解決しようとする課題
しかしながら、上記従来のマイクロ・プロセッサのパワ
ー・セーブでは、一般的に、前記システム・クロック発
生装置２６の周波数は固定されており、処理スピードを
重視するだめに動作周波数を最大にして使用しているだ
めパワー・セーブ効果が十分でなく、−１だパワー・セ
ーブ効果を十分にするためマイクロ・フロセッサのシス
テム・クロックを遅くするとジョブの処理スピードが遅
くなるという問題があった。
ー・セーブでは、一般的に、前記システム・クロック発
生装置２６の周波数は固定されており、処理スピードを
重視するだめに動作周波数を最大にして使用しているだ
めパワー・セーブ効果が十分でなく、−１だパワー・セ
ーブ効果を十分にするためマイクロ・フロセッサのシス
テム・クロックを遅くするとジョブの処理スピードが遅
くなるという問題があった。
本発明はこのような従来の問題を解決するものであり、
マイクロ・プロセッサの処理スピードを低下させる事な
く、パワー・セーブ効果を十分に発揮できる、優れたマ
イクロ・プロセッサのパワー・セーブ制御装置を提供す
ることを目的とするものである。
マイクロ・プロセッサの処理スピードを低下させる事な
く、パワー・セーブ効果を十分に発揮できる、優れたマ
イクロ・プロセッサのパワー・セーブ制御装置を提供す
ることを目的とするものである。
課題を解決するだめの手段
６ページ
本発明は上記目的を解決するために、マイクロ・７０セ
ツザのシステム・バス信号に接続ｆる記憶装置および周
辺装置と、マイクロ・プロセッサのシステム・クロック
を可変させるためのシステム・クロック可変装置と、マ
イクロ・プロセッサの動作状態を判別する状態判別装置
と、前記マイクロ・フロセッサの再起動を促す割り込み
制御装置を有し、前記マイクロ・プロセッサがホルト命
令を実行中はシステム・クロックを遅くし、前記マイク
ロ・７０セツサのパワー・セーブを行い、前記割り込み
制御装置によりマイクロ・プロセッサのホルト命令を解
除した場合、システム・クロックを、ホルン１−命令実
行以前の周期に復帰させることにし、高速動作を可能に
したものである。
ツザのシステム・バス信号に接続ｆる記憶装置および周
辺装置と、マイクロ・プロセッサのシステム・クロック
を可変させるためのシステム・クロック可変装置と、マ
イクロ・プロセッサの動作状態を判別する状態判別装置
と、前記マイクロ・フロセッサの再起動を促す割り込み
制御装置を有し、前記マイクロ・プロセッサがホルト命
令を実行中はシステム・クロックを遅くし、前記マイク
ロ・７０セツサのパワー・セーブを行い、前記割り込み
制御装置によりマイクロ・プロセッサのホルト命令を解
除した場合、システム・クロックを、ホルン１−命令実
行以前の周期に復帰させることにし、高速動作を可能に
したものである。
作用
従って、本発明によれば記憶装置および周辺装置に対し
てマイクロ・プロセッサがアクセスした場合、システム
・クロック可変装置により、最大動作周波数でアクセス
が可能となり、処理スビー１−゛を低下させることはな
い。また処理すべぎジ７・＼−／ ヨブがない」場合には、ンステト・クロックを必要に応
じて遅らせることにより、マイクロ・プロセッサの消費
電力を低減できるという効果がある。
てマイクロ・プロセッサがアクセスした場合、システム
・クロック可変装置により、最大動作周波数でアクセス
が可能となり、処理スビー１−゛を低下させることはな
い。また処理すべぎジ７・＼−／ ヨブがない」場合には、ンステト・クロックを必要に応
じて遅らせることにより、マイクロ・プロセッサの消費
電力を低減できるという効果がある。
実施例
第１図は本発明の一実施例の構成を示すものである。
第１図において、１はマイクロ・プロセッサであり、記
憶装置２および周辺装置３、割り込み制御装置４はマイ
クロ・プロセッサより作られるシステム・バス６に接続
される。
憶装置２および周辺装置３、割り込み制御装置４はマイ
クロ・プロセッサより作られるシステム・バス６に接続
される。
状態判別装置１０はマイクロ・プロセッサ１と直接接続
されており、マイクロ・プロセッサ１の状態を監視しシ
ステム・クロック可変装置５にマイクロ・プロセッサ１
の状態を出力する。
されており、マイクロ・プロセッサ１の状態を監視しシ
ステム・クロック可変装置５にマイクロ・プロセッサ１
の状態を出力する。
システム・クロック可変装置５はマイクロ・プロセッサ
１の状態により周波数を可変し、マイクロ・プロセッサ
１にシステム・クロック９を状態に応じた周波数にして
出力する。
１の状態により周波数を可変し、マイクロ・プロセッサ
１にシステム・クロック９を状態に応じた周波数にして
出力する。
次に上記実施例の動作について説明する。
第１図においてマイクロ・プロセッサ１ハ第２図に示す
ようなシステム・クロックに同期して動作しているマイ
クロ・プロセッサであり、マイクロ・プロセッサ１は記
憶装置２をアクセスすると記憶装置２に対して記憶装置
リード信号８を出力する。
ようなシステム・クロックに同期して動作しているマイ
クロ・プロセッサであり、マイクロ・プロセッサ１は記
憶装置２をアクセスすると記憶装置２に対して記憶装置
リード信号８を出力する。
記憶装置２は前記記憶装置リード信号８により動作を開
始し、アクセス・タイムｔａｃｃを経過した後システム
・バスにデータを出力する。
始し、アクセス・タイムｔａｃｃを経過した後システム
・バスにデータを出力する。
このとき状態判別装置はラン状態であると判別し、シス
テム・クロック可変装置５にラン状態であることを出力
する。これによシシステム・クロック可変装置５は最大
動作周波数のシステム・クロックをマイクロ・プロセッ
サ１に出力する。
テム・クロック可変装置５にラン状態であることを出力
する。これによシシステム・クロック可変装置５は最大
動作周波数のシステム・クロックをマイクロ・プロセッ
サ１に出力する。
通常はジョブを処理するために、メモリ・フェッチと命
令の実行が連続しており、マイクロ・プロセッサ１は最
大の処理スピードで動作し、消費電力は最大である。
令の実行が連続しており、マイクロ・プロセッサ１は最
大の処理スピードで動作し、消費電力は最大である。
処理すべきジョブがなくなった場合（キー人力待ちなど
）一般的にはホ７１／ ｌ−命令を実行する。
）一般的にはホ７１／ ｌ−命令を実行する。
このとき状態判別装置はホ／Ｖ）状態であると判９ ベ
ージ 別シ、システム・クロック可変装置５にホルト状態であ
ることを出力する。これによりシステム・クロック可変
装置５は周波数を低下させたシステム・クロックをマイ
クロ・プロセッサ１に出力する。
ージ 別シ、システム・クロック可変装置５にホルト状態であ
ることを出力する。これによりシステム・クロック可変
装置５は周波数を低下させたシステム・クロックをマイ
クロ・プロセッサ１に出力する。
第２図のＨ時点ではマイクロ・プロセッサ１はホルト命
令を実行し、マイクロ・プロセッサ１は内部回路の一部
が低い周波数で動作しているに過ぎず、消費電力は単に
ホルト命令を実行したものに比べても小さく十分なパワ
ー・セーブが可能になる。
令を実行し、マイクロ・プロセッサ１は内部回路の一部
が低い周波数で動作しているに過ぎず、消費電力は単に
ホルト命令を実行したものに比べても小さく十分なパワ
ー・セーブが可能になる。
処理すべきジョブが発生したとき（キー人力など）割り
込み制御装置４の割り込み１１（ＩＲＯ〜ＩＲ７）のい
ずれかがアクティブになることにより、割り込み要求７
がアクティブにな９、第２図のＳ時点では、マイクロ・
プロセッサは再ヒジョブの処理を開始し・メモリ・フェ
ッチと命令の実行が連続し、消費電力は最大になる。
込み制御装置４の割り込み１１（ＩＲＯ〜ＩＲ７）のい
ずれかがアクティブになることにより、割り込み要求７
がアクティブにな９、第２図のＳ時点では、マイクロ・
プロセッサは再ヒジョブの処理を開始し・メモリ・フェ
ッチと命令の実行が連続し、消費電力は最大になる。
このように、上記実施例によれば状態判別装置ニヨリマ
イクロ・プロセッサの状態に応じて／ス１０ペーノ テム・クロックの周波数を可変することによシ、ホルト
命令実行時の大幅なパワー・セーブを可能にすることが
できるという利点を有する。
イクロ・プロセッサの状態に応じて／ス１０ペーノ テム・クロックの周波数を可変することによシ、ホルト
命令実行時の大幅なパワー・セーブを可能にすることが
できるという利点を有する。
また、上記実施例によれば通常動作時のマイクロ・プロ
セッサのシステム・クロックを最大動作周波数で使用す
るだめ処理スピードを低下させることの内マイクロ・プ
ロセッサシステムが構築できるという効果を有する。
セッサのシステム・クロックを最大動作周波数で使用す
るだめ処理スピードを低下させることの内マイクロ・プ
ロセッサシステムが構築できるという効果を有する。
発明の効果
本発明は上記実施例よシ明らかなように、以下に示す効
果を有する。
果を有する。
（１） マイクロ・プロセッサのシステム・クロック
を可変させているので、通常動作時には、最大システム
・クロック周波数で動作し処理スピードが低下しない。
を可変させているので、通常動作時には、最大システム
・クロック周波数で動作し処理スピードが低下しない。
（２） 同様にマイクロ・プロセッサがホルト命令実
行時システム・クロック周波数が低下し、十分なパワー
・セーブが可能になる。
行時システム・クロック周波数が低下し、十分なパワー
・セーブが可能になる。
第１図は本発明の一実施例におけるマイクロ・１１、、
−７ プロセッサ・システム装置の概略ブロック図、第２図は
同装置の記憶装置へのアクセスとホルト命令実行を示し
たタイミング図、第３図は０ＭＯ３における動作周波数
と消費電力の関係図、第４図は従来のマイクロ・プロセ
ッサ・システム装置の概略ブロック図、第５図は従来の
装置の記憶装置へのアクセスホ）Ｖ ）命令実行を示し
たタイミング図である。 １ ・・・マイクロ・プロセッサ、２ ・ 記憶装置、
３・・・・周辺装置、４・・・・・割り込み制御装置、
５・・・・システム・クロック可変装置、６ ・・シス
テム・バス、７ ・・・割り込み要求信号、８・ ・記
憶装置リード信号、９・・・・システム・クロック、１
０・・・・状態判別装置、１１ ・・割り込みＩＲ○〜
７．２１・・・・マイクロ・プロセッサ、２２・ ・記
憶装置、２３・・・・・周辺装置、２４・・・・・・割
り込み制御装置、２５・・・・システム・クロック発生
装置、２６・・・・・システム・バス、２７・ ＝、１
、ｔｌｌ）込み要求イｆ１号、２８・・記憶装置リード
信号、３１・・・・・割り込みＩＲＯ〜７゜
−７ プロセッサ・システム装置の概略ブロック図、第２図は
同装置の記憶装置へのアクセスとホルト命令実行を示し
たタイミング図、第３図は０ＭＯ３における動作周波数
と消費電力の関係図、第４図は従来のマイクロ・プロセ
ッサ・システム装置の概略ブロック図、第５図は従来の
装置の記憶装置へのアクセスホ）Ｖ ）命令実行を示し
たタイミング図である。 １ ・・・マイクロ・プロセッサ、２ ・ 記憶装置、
３・・・・周辺装置、４・・・・・割り込み制御装置、
５・・・・システム・クロック可変装置、６ ・・シス
テム・バス、７ ・・・割り込み要求信号、８・ ・記
憶装置リード信号、９・・・・システム・クロック、１
０・・・・状態判別装置、１１ ・・割り込みＩＲ○〜
７．２１・・・・マイクロ・プロセッサ、２２・ ・記
憶装置、２３・・・・・周辺装置、２４・・・・・・割
り込み制御装置、２５・・・・システム・クロック発生
装置、２６・・・・・システム・バス、２７・ ＝、１
、ｔｌｌ）込み要求イｆ１号、２８・・記憶装置リード
信号、３１・・・・・割り込みＩＲＯ〜７゜
Claims (1)
- マイクロ・プロセッサと、そのマイクロ・プロセッサの
システム・バス信号に接続する記憶装置および周辺装置
と、マイクロ・プロセッサのシステム・クロックを可変
させるためのシステム・クロック可変装置と、マイクロ
・プロセッサの動作状態を判別する状態判別装置と、前
記マイクロ・プロセッサの再起動を促す割り込み制御装
置を有し、前記マイクロ・プロセッサがホルト命令を実
行中はシステム・クロックを遅くし、前記マイクロ・プ
ロセッサのパワー・セーブを行い、前記割り込み制御装
置によりマイクロ・プロセッサのホルト命令を解除した
場合、システム・クロックを、ホルト命令実行以前の周
期に復帰させることを特微とした、マイクロ・プロセッ
サのパワー・セーブ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151458A JPH0314111A (ja) | 1989-06-13 | 1989-06-13 | マイクロ・プロセッサのパワー・セーブ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151458A JPH0314111A (ja) | 1989-06-13 | 1989-06-13 | マイクロ・プロセッサのパワー・セーブ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0314111A true JPH0314111A (ja) | 1991-01-22 |
Family
ID=15518998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151458A Pending JPH0314111A (ja) | 1989-06-13 | 1989-06-13 | マイクロ・プロセッサのパワー・セーブ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314111A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432947A (en) * | 1992-05-22 | 1995-07-11 | Sharp Kabushiki Kaisha | Power control technique for a computer system to provide adjustable storage and non-storage access times and an adjustable processor idle time |
-
1989
- 1989-06-13 JP JP1151458A patent/JPH0314111A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5432947A (en) * | 1992-05-22 | 1995-07-11 | Sharp Kabushiki Kaisha | Power control technique for a computer system to provide adjustable storage and non-storage access times and an adjustable processor idle time |
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