JPH03141401A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ピットシーケンス命令（プログラム命令）の
うち、コイル命令を高速に、実行することが可能なプロ
グラマブルコントローラに関する。

［従来の技術］ プログラマブルコントローラでは、一般に、ピットシー
ケンス命令を次のように処理する。

（１）プログラムメモリから、ユーザの記述した命令を
読出す。

（２）読出した命令で指定されるデータメモリから演算
の対象となるデータを読出す。

（３）読出した命令を解読し、それに基づく指定の演算
を行い、その結果をピットアキュムレータに格納する。

従来この種のコントローラでは上記（１）、（２）、（
３）のステップを順次処理しており、このため１つのピ
ットシーケンス命令の演算処理には必ず（１）→（２）
→（３）のステップを要し、多数のピットシーケンス命
令を順次実行する場合には、演算の高速化という点で問
題が生じていた。

この問題を解決するための従来装置として次のようなも
のが知られている。

命令を記憶するプログラムメモリと、データを記憶する
データメモリを分離・独立したバス構成にすることによ
り、（１）現在、実行すべぎ命令で指示されるデータメ
モリからのデータの読出し・演算サイクルと、（２）次
の命令の先読みサイクルとを並行して処理する、いわゆ
るパイプライン処理を行なう。

ピットシーケンス命令は、接点命令とコイル命令に大別
される。接点命令はデータメモリから人力情報（接点情
報）を読出す命令である。コイル命令はデータメモリか
ら現在の記憶情報を読出し、その記憶内容を演算結果に
修正記憶する命令である。上述の如きパイプライン処理
では、演算すべきデータの読出しのみで書込みが不要な
接点命令に関しては命令の読出しとデータの読出しとを
１クロツクサイクルで並行して実行できるため、連続し
て１クロツクサイクル毎に演算結果を出すことが可能で
ある。しかしながらコイル命令のように、データのリー
ド・モディファイ・ライトの操作、即ち、データメモリ
からワード単位でデータを読出しした後、指定の１ビツ
トだけ修正して再度同一アドレスにワード単位で書込む
操作が必要な場合には、データ操作に２クロツクサイク
ルを要していた。

［発明が解決しようとする課題］ 従来装置においては、コイル命令に関しては全て無条件
に２クロツクサイクルで演算を処理するようにしていた
ため、コイル命令がプログラム中に多数存在する場合に
は、演算処理に時間がかかるという不具合が従来装置に
は有った。

そこで本発明の目的は、上述の点に鑑みて、コイル命令
の実行処理時間を短縮することが可能なプログラマブル
コントローラを提供することにある。

［課題を解決するための手段〕 このような目的を達成するために、本発明は、プログラ
ム命令に基き、データメモリに格納されたデータを読出
し、当該読出されたデータに対する演算処理を行ない、
前記データメモリの格納データを前記演算処理の結果に
書き換えるプログラマブルコントローラにおいて、前記
読出されたデータを記憶する記憶手段と、該記憶手段に
記憶されたデータと前記演算処理の結果とが一致するか
否かを比較判定する比較手段と、該比較手段の一致信号
に応じて当該演算処理の結果の書き換えを禁止して次の
プログラム命令の実行を指示する指示手段とを具えたこ
とを特徴とする。

［作　用］ 本発明は、本来、プログラム命令の実行時の演算結果と
、データメモリに記憶されているデータが等しければ即
ち、データの状態変化がなければプログラム命令の中の
データの書換え指示を実行する必要は無いことに着目し
ている。このため、比較手段の一致信号に応じて指示手
段が次のプログラム命令の実行を指示するので、データ
の書き換え処理は行なわれず、１クロツクサイクルでこ
のプログラム命令を処理することができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明実施例のプログラマブルコントローラの
回路構成を示す。

プログラマブルコントローラは、コントローラの処理内
容を記述したプログラムを格納・記ｔ、！！するプログ
ラムメモリ１、演算の対象となるデータまたは、演算結
果を格納・記憶するデータメモリ２、及び演算を実行す
るプロセッサ３によりイ１育成される。

以下、プロセッサ３の構成について述べる。

４はプログラムカウンタであり、プログラムメモリ１の
読出しアドレス、すなわち、次に実行すべき命令位置の
アドレスを生成する。通常は１命令の読出しの終了毎に
内容が更新される。更新は後述する制御回路６から発信
される更新許可信号に応じてなされる。

５は命令レジスタで、プログラムメモリ１から読出した
命令を保持する。この記憶内容に応じて命令が実行され
る。通常は前記プログラムカウンタ４の内容更新と同一
のタイミングで保持内容（命令）が更新される。命令レ
ジスタは図示の如く２つあり、第１の命令レジスタ５ａ
は、接点命令を１クロックサイクル期間中、保持し、コ
イル命令を２クロックサイクル期間中、保持する。第２
の命令レジスタ５ｂは、全ての命令を１クロックサイク
ル期間中、保持する。

第１の命令レジスタ５ａは、セレクタ１４ａの情報選択
によって第２の命令レジスタ５ｂの保持内容を必要に応
じて転写することができる。命令レジスタに保持されて
いる命令のフォーマットは第２図に示すように、命令の
種類を示す命令コート部０Ｐ、ワードデータ内のビット
位置情報Ｂ＾及び演算対象データが格納されているデー
タメモリ２に対するワードアドレスＷＡから構成されて
いる。２つの命令レジスタのいずれか一方の命令を実行
するために、各部にはセレクタ１４ｂで選択された命令
が供給される。尚、図示していないがセレクタ１４への
切換指示は制御回路６により与えられる。

制御回路６は、命令の命令コード部ＯＰを解読し、命令
実行に必要な制御信号を各部へ供給する。

７はメモリデータレジスタであり、データメモリの所定
のアドレス、即ち、命令のワードアドレス部ＷＡで示さ
れるアドレスから読出したワードデータを保持する。

８はマルチプレクサで、メモリデータレジスタ７にデー
タが取出されるときにそのデータ中の指定の１ビツトを
命令のビット位置情報ＢＡに従って選択するものである
。

９は、マルチプレクサ８から送られる指定ビットと、ビ
ットアキュムレータｌＯに保持されているビット演算結
果との論理演算を行うビット演算ロジック回路であり、
演算の種類は命令の命令コード部ＯＰで与えられる。こ
のロジックでのビット演算結果は、ピットアキュムレー
タｌＯにセットされる。

１１はコイル命令用ロジックである。詳細は後述するが
、命令レジスタ５から与えられる命令がコイル命令（ピ
ットアキュムレータｌＯにセットされている演算結果を
データメモリ２の指定位置に書込む命令）の時に、メモ
リデータレジスタ７から転送されるワードデータの指定
ビットにピットアキュムレータ１０の内容を反映する。

（第５図参照） １２はスタックメモリで、ピットアキュムレータｌＯの
内容を一時退避する場合に用いられる。

１３は、クロックゼネレータであり、プロセッサ３を構
成するレジスタ、カウンタ類はこのクロックに同期して
動作する。

１４はデータを切換えるためのセレクタである。

次に、第３図に示すリレーシーケンス中の、Ｒ１００１
，八１００２．Ｗ４００Ｇ、Ｒ１００３，Ｗ４００１．
Ｒ１００４，・・・とし）うプログラム命令を例にとり
、第４図のタイムチャートに基づき本実施例の動作説明
を行う。

まず、各命令の機能を以下に示す。

Ｒ１００１は、データメモリ２のアドレス１００番地の
ワードデータを読出し、このデータのビット位置１のビ
ット情報（ＯＮ１０ＦＦ情報）をマルチプレクサ８、ビ
ット演算ロジック９を介してピットアキュムレータ１０
にセットすることを指示するリード命令（Ｒ命令）であ
る。リード命令は接点命令に分類される。

Ａ１００２は、データメモリ２のアドレス１００番地の
ワードデータを読出し、このデータのビット位置２のビ
ット情報（ＯＮ１０ＦＦ情報）と、先にピットアキュム
レータ１０にセットされているビット情報との論理積（
ＡＮＤ）をとり、その結果をピットアキュムレータ１０
にセットすることを指示するアンド命令で、接点命令に
分類される。

Ｗ４０００はピットアキュムレータ１ｏにセットされて
いる演算結果を、データメモリ２のアドレス４００番地
のビット位置０に書込むライト命令で、コイル命令に分
類される。

ビットシーケンス命令は、接点命令とコイル命令に大別
されることは既に述べたが、接点命令の処理は、 （１）プログラムメモリ１から命令を読出す。

（２）読出した命令で指示されるデータメモリ２のアド
レス位置からワードデータを読出すと共に、所定のビッ
ト演算を実行し、その結果をビットアキエムレータ１０
にセットする。

という２つのステップを実行するものである。

これは第４図に示すように、例えばＴ１のサイクルの時
刻ｔｏにおいて、プロセッサ３は、Ｒ命令を読出すため
にプログラムカウンタ４に保持したアドレス情報をプロ
グラムメモリ１に供給する。

プログラムメモリｌは、このアドレス情報で示されるメ
モリ位置に記憶している命令をデータバスＰＧに出力す
る。このデータ（メモリから読出した命令）は時刻ｔｌ
において確定する（プログラムメモリ１のアクセスタイ
ム後確定するということ）。プロセッサ３は、時刻ｔ２
において命令レジスタ５ａ、５ｂにこのデータを保持す
る。同時刻に、プログラムカウンタ４の計数値は、次の
命令を先読みするために制御回路６の指示により更新さ
れる。

引続き、Ｔ２のサイクルの先頭で命令レジスタ５ａまた
は５ｂに保持された命令のいずれか一方が制御回路６で
判断されセレクタ１４ｂを介して各部へ供給される。デ
ータメモリ２には、命令のワードアドレス部ＷＡ（本例
では１００番地）が供給される。

また、命令の命令コード部ＯＰは制御回路６とビット演
算ロジック回路９に、ビット位置情報ＨＡはマルチプレ
クサ８とコイル命令用ロジック回路１１にそれぞれ供給
され、ビット演算が実行できる状態になる。

データメモリ２は、前記アドレスＷ＾にて示されるメモ
リ位置に記憶しているワードデータをデータバス００に
出力する。このデータは時刻ｔ、において確定し、（デ
ータメモリ２のアクセスタイム後確定するということ）
プロセッサ３のメモリデータレジスタフとマルチプレク
サ８に供給される。

マルチプレクサ８は、ワードデータ中からビット位置選
択情報Ｂ＾で示される１ビツト（本例ではビットＮ００
１のデータ）゛を選択し、ビット演算ロジック回路９に
転送する。

ビット演算ロジック回路９は、命令コード部ＯＰマ指示
されるビット演算を前記転送された１ビツトとビットア
キュムレータ１０との間で実行し、この実行結果をビッ
トアキエムレータｌＯに転送する。Ｒ命令でのビット演
算は、単にマルチプレクサ８から転送されたデータをそ
のまま、ビットアキュムレータに転送するだけである。

時刻ｔ４において、上記ビット演算結果はビットアキエ
ムレータｌＯにセットされる。同時刻に前述のワードデ
ータがメモリデータレジスタ７に保持、されるが、Ｗ命
令時以外はすてられる。

Ｒ１００Ｉという命令は以上のようにＴ１．Ｔ？！の２
クロツクサイクルで処理が完了する。尚、Ｔ２のサイク
ルでは、プログラムメモリ１とデータメモリ２のバス（
アドレス、データ、コントローラの各ｌａ）が分離・独
立しているので、Ｒ１００Ｉ命令の演算と並行して次の
命令Ａ１００２の先読みが行われる。従って接点命令に
関しては、１クロツクサイクル毎に命令レジスタ５が更
新され、演算結果も１クロツクサイクル毎に出ることに
なる。

Ｔ３のサイクルも同様であり、＾１００２命令の演算と
Ｗ４０００命令の先読みが並行して行われる。

以上の通り、多数の接点命令が順次処理される場合には
、１つの命令に着目すると２クロツクサイクルで処理さ
れるが、命令先読みと、データ読取り・演算が同時並行
に行われるため、１命令の処理時間は１クロツクサイク
ルで完了するものと見なせる。

次に本発明に関わるＷ４０００命令の動作説明を行う。

命令の機能は前述の如くであるが、この動作には、第４
図のように２通りある。

（１）　Ｔ４とＴ５のサイクルのように、２クロックサ
イクル要し、演算を行う。

（２）Ｔ７のサイクルのように、１クロックサイクルで
演算を終了する。

従来は、上記（１）のみの動作であったが、本発明では
命令で取扱うデータ値によっては（２）の動作をも可能
とする。

Ｗ４０００命令は、ビットアキュムレータｌＯにセット
されている演算結果を、データメモリ２のアドレス４０
０番地のビット位置０に書込むものであるが、ピットア
キュムレータｌＯの内容とデータメモリ２の内容が一致
していれば、修正データを書込む必要が無いことに着目
したもので、上記２つのデータが一致しているかどうか
の比較をして、不一致なら上記（１）の動作で書込み処
理を行い、致していれば（２）の動作で書込み処理は行
わず、次の命令（第３図、第４図の例ではＲ１００４命
令）の演算に８行する。

以下に、本発明による上記（１）及び（２）の動作につ
いて第４図に基づき詳細に説明する。

まず、（１）の場合であるが、Ｔ３のサイクルで先読み
されたＷ４０００命令は時刻ｔ３で命令レジスタ５に取
込まれる。Ｔ４のサイクルの先頭で、プロセッサ３は、
比較すべきデータが格納されているデータメモリ２から
データを読取るために、接点命令の処理と同様に命令の
ワードアドレス部ＷＡ（本例では４００番地）を供給し
、これに対して確定したワードデータ（時ｉ＋Ｊｔａ）
を時刻ｔ７でメモリデータレジスタ７に取込む。したが
ってメモリデータレジスタ７が記憶手段として動作する
。

またこのワードデータ中の指定の１ビツトがマルチプレ
クサ８で選択されビット演算ロジック回路９に転送され
る。ビット演算ロジック回路９は、転送データとピット
アキュムレータ１０にセットされている演算結果とが等
しいかどうか比較し、その結果を時刻ｔ７においてビッ
ト演算ロジック回路９の内部のフリップフロップにセッ
トする。したがってビット演算ロジック回路９が比較手
段として動作する。

フリップフロップの出力（第４図の一致信号ＥＱＵ）は
、制御回路６とコイル命令用ロジック回路１１とに供給
される。またＴ４のサイクルでは次の命令Ｒ１００３の
先読みが並行して行われ、時刻ｔ７で第２の命令レジス
タ５ｂに保持される。第１の命令レジスタ５ａは変化せ
ずＷ４０００命令を保持したままになっている。

従って、　Ｔ５のサイクルにおいて命令レジスタ５ａと
５ｂの保持する命令は異なる。これは前記比較結果（Ｅ
ＱＵ）に応じていずれの命令でも実行できるようにする
ためである。第４図のＴ５サイクルは、比較した結果が
不一致（ＥＱＵ”Ｌｏｗ）である場合を示している。制
御回路６は、Ｔ５サイクルでは、不一致のためＷ４００
０命令を実行するようセレクタ１４ｂを第１の命令レジ
スタ５ａ側に切換える。

また、コイル命令用ロジック回路１１は、制御回路６の
指示により、メモリデータレジスタフに保持されたワー
ドデータに対して第５図（Ａ）、（Ｂ）のような１ビッ
ト書換え処理（モディファイ）を行い、この結果をデー
タメモリに供給する。このデータは、時刻ｔ６において
データメモリ２に書込まれる。またＴ５のサイクルでは
、次の命令が既に第２の命令レジスタ５ｂに保持されて
いるので、命令の先読みをする必要が無く、プログラム
メモリ側のバスは混信しない。

時刻ｔ６において、第２の命令レジスタ５ｂの内容はセ
レクタ１４ａを通して第１の命令レジスタ５ａに転写さ
れる。

次に前述（２）の場合の動作について説明する。

Ｔ７のサイクルにおける動作は、Ｔ４サイクルと同様に
つき説明は省略するが、時刻ｔ９においてデータメモリ
２の該当ビットとピットアキュムレータｌＯとの比較結
果がビット演算ロジック回路９の内部フリップフロップ
にセットされる。Ｔ８のサイクルは比較結果が一致（Ｅ
ＱＩＩ〜Ｈｉｇｈ）している場合を示している。制御回
路６は、１ビット書換えは不要と判断しＷ４００１命令
の演算を切捨てるためセレクタ１４ｂを第２の命令レジ
スタ５ｂ側に切換える。これによってＴ８のサイクルは
次の命令旧００４の演算を実行することになる。っまり
Ｗ４００１命令は１クロツクサイクルで完了することに
なる。したがって制御回路６が指示手段として動作する
。

［発明の効果】 本発明によれば、演算結果と該当データメモリの読出し
データが一致している場合には、プログラム命令の処理
を途中で切捨てて次の命令の処理に６行するので、この
プログラム命令を多数処理する場合はど処理時間を短縮
することができる。

例えば、ピットシーケンス命令が１０，０００ステツプ
あり、コイル命令の出現頻度を２０％、コイル命令での
状態変化率を２０％と仮定すると、（１）従来方式での
コイル命令実行うロック数は、１０，０ＯＯＸ　Ｏ，２
Ｘ　２　＝　４，０００クロツク（２）本発明によるコ
イル命令実行うロック数は、１０，０００ｘＱ、２　ｘ
　（０，２ｘ２　＋０．８　ｘ１）＝２．４００クロツ
ク となり、（１）　−（２）　＝１，６００クロツクとい
う大幅な時間を削減することができる。

【図面の簡単な説明】

第１図は本発明実施例の回路構成を示すプロツ第２図は
本発明実施例のピットシーケンス命令のフォーマットを
示す説明図、 第３図は本発明実施例のりレージ−ケンスを示すラダー
図、 第４図は第３図のりレージ−ケンスを処理する場合の処
理タイミングを示すタイミングチャート、 第５図（Ａ）、（Ｂ）は本発明実施例においてコイル命
令用ロジックの１ビツトを書換えた状態を示す説明図で
ある。 １・・・プログラムメモリ、 ２・・・データメモリ、 ５・・・命令レジスタ、 ６・・・制御回路、 ９・・・ピット演算ロジック、 ｌＧ・・・ピットアキュムレータ、 １４・・・セレクタ。 り図、 水先日月実施イタｌｌｙシーγシス命令のフォーマ・ソ
トを庁＼す言延Ｂ月図第 ２図 本発明実施イ列のリレーシ ケンスを示すラタ゛−図 第３図 本発朗実り恒例の害と膿九処理の内容を尽す説明図用 ５図

Claims (1)

1. 【特許請求の範囲】 １）プログラム命令に基き、データメモリに格納された
   データを読出し、当該読出されたデータに対する演算処
   理を行ない、前記データメモリの格納データを前記演算
   処理の結果に書き換えるプログラマブルコントローラに
   おいて、 前記読出されたデータを記憶する記憶手段と、該記憶手
   段に記憶されたデータと前記演算処理の結果とが一致す
   るか否かを比較判定する比較手段と、 該比較手段の一致信号に応じて当該演算処理の結果の書
   き換えを禁止して次のプログラム命令の実行を指示する
   指示手段と を具えたことを特徴とするプログラマブルコントローラ
   。