JPH03141649A - 能動領域の形成方法 - Google Patents
能動領域の形成方法Info
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- JPH03141649A JPH03141649A JP2193196A JP19319690A JPH03141649A JP H03141649 A JPH03141649 A JP H03141649A JP 2193196 A JP2193196 A JP 2193196A JP 19319690 A JP19319690 A JP 19319690A JP H03141649 A JPH03141649 A JP H03141649A
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- Japan
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- layer
- forming
- region
- mask
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/61—Formation of materials, e.g. in the shape of layers or pillars of insulating materials using masks
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
- H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials
- H10P76/408—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes
- H10P76/4085—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials characterised by their sizes, orientations, dispositions, behaviours or shapes characterised by the processes involved to create the masks
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/111—Narrow masking
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体層内に極小寸法の能動領域を限界し形成
する方法に関するものである。
する方法に関するものである。
半導体装置の製造方法はドーパントの導電型（“′Ｐ”
又は“ｎｏ“型）又は濃度が異なる能動領域を一方を他
方の内側に限界し形成する必要がある。多くの場合、こ
れらの領域は ・高い集積密度を得るため； ・電流路に関連する抵抗値を低減して装置の性能を改善
するため； できるだけ最小のスペースを占めるようにする必要があ
る。
又は“ｎｏ“型）又は濃度が異なる能動領域を一方を他
方の内側に限界し形成する必要がある。多くの場合、こ
れらの領域は ・高い集積密度を得るため； ・電流路に関連する抵抗値を低減して装置の性能を改善
するため； できるだけ最小のスペースを占めるようにする必要があ
る。
（発明が解決しようとする課ＭＵ）
大きなＰ型頭域内にｎ型領域を限界する場合、領域の限
界に最も情用されているフォトリソグラフィ技術では達
成し得る最小寸法は次の値、即ち・プロン、エクション
リソグラフィではＰ領域が４μｍ、ｎ領域が２μｍ ； ″“ステッパ°”型露光ではＰ領域が１．７ μｍ、ｎ
領域が１μｍ ； に制限される。
界に最も情用されているフォトリソグラフィ技術では達
成し得る最小寸法は次の値、即ち・プロン、エクション
リソグラフィではＰ領域が４μｍ、ｎ領域が２μｍ ； ″“ステッパ°”型露光ではＰ領域が１．７ μｍ、ｎ
領域が１μｍ ； に制限される。
これら領域をフォトリソグラフィ技術に課される上述の
寸法制限なしに限界し形成するには、゛″スペーサ″形
成の如きセルフアライメント技術を採用する必要がある
が、この技術は一方が他方の内側に位置する２つの゛長
゛′能動領域の限界に適用し得るのみである（以後、サ
イズが異なる大きさの領域を示すのに゛°長パ領域及び
“短゛領域の表現を用いる）。実際上、″長°′領域内
に“短゛領域を限界するには既知の技術に従って上述の
フォトリソグラフィ技術を採用することが絶対に必要で
あり、最小寸法の制限を受ける。
寸法制限なしに限界し形成するには、゛″スペーサ″形
成の如きセルフアライメント技術を採用する必要がある
が、この技術は一方が他方の内側に位置する２つの゛長
゛′能動領域の限界に適用し得るのみである（以後、サ
イズが異なる大きさの領域を示すのに゛°長パ領域及び
“短゛領域の表現を用いる）。実際上、″長°′領域内
に“短゛領域を限界するには既知の技術に従って上述の
フォトリソグラフィ技術を採用することが絶対に必要で
あり、最小寸法の制限を受ける。
（課題を解決するための手段）
本発明の方法によれば上述の最小寸法の制限を克服し得
る新セルフアライメント技術を用いて“長゛領域内に“
短°゛領域を限界することができる。この新しい技術（
ここでは“′コンプリメンタリスペーサ°′又は“ｃｓ
”技術と称す）を用いると、実際上“長゛°領域内に１
０００オングストローム以下の寸法、換言すれば既知の
技術（°′ステッパ゛°型の露光）で達成し得る最小値
の少なくとも１０分の１の寸法の“短°゛領域を得るこ
とさえできる。
る新セルフアライメント技術を用いて“長゛領域内に“
短°゛領域を限界することができる。この新しい技術（
ここでは“′コンプリメンタリスペーサ°′又は“ｃｓ
”技術と称す）を用いると、実際上“長゛°領域内に１
０００オングストローム以下の寸法、換言すれば既知の
技術（°′ステッパ゛°型の露光）で達成し得る最小値
の少なくとも１０分の１の寸法の“短°゛領域を得るこ
とさえできる。
本発明においては、半導体層の別の能動領域内に極小寸
法の能動領域を限界し形成するに当たり、・半導体層の
表面を酸化し、得られた表面酸化層に窓（Ｆ）をあけ、
ドーパントを注入又は予備堆積し次いで拡散させること
により半導体層内に第１ドープ領域を限界し形成する工
程と、・前記窓（Ｆ）の輪郭に沿って形成した、酸素の
拡散を阻止する誘電体から成る“スペーサ゛により第１
マスク（Ｍ）を形成する工程と、・前記第１マスク（Ｍ
）の内部区域を覆う酸化シリコンの第２マスク（Ｏ）を
選択熱酸化処理により形成する工程と、 ・前記第２マスク（Ｏ）を用いてドーパントの注入又は
予備堆積及びその後の拡散処理により前記活性領域を形
成する工程と を具えることを特徴とする。
法の能動領域を限界し形成するに当たり、・半導体層の
表面を酸化し、得られた表面酸化層に窓（Ｆ）をあけ、
ドーパントを注入又は予備堆積し次いで拡散させること
により半導体層内に第１ドープ領域を限界し形成する工
程と、・前記窓（Ｆ）の輪郭に沿って形成した、酸素の
拡散を阻止する誘電体から成る“スペーサ゛により第１
マスク（Ｍ）を形成する工程と、・前記第１マスク（Ｍ
）の内部区域を覆う酸化シリコンの第２マスク（Ｏ）を
選択熱酸化処理により形成する工程と、 ・前記第２マスク（Ｏ）を用いてドーパントの注入又は
予備堆積及びその後の拡散処理により前記活性領域を形
成する工程と を具えることを特徴とする。
以下、図面を参照して本発明の詳細な説明する。
第１〜５図は“スペーサ°゛技術を用いて別の“長゛領
域Ｒ１内に能動“長°“領域Ｒ２を形成する既知の方法
の一例を示す。
域Ｒ１内に能動“長°“領域Ｒ２を形成する既知の方法
の一例を示す。
この既知の技術では、通常の表面酸化（酸化層２）、フ
ォトマスキング、ドーパントの注入又は予備堆積及びそ
の後の拡散処理により層■内に第１領域Ｒ１を形成した
後（第１図）、酸化シリコンＳｉＯ□又は多結晶シリコ
ンの層（第２図の層３）をＣＶＯ（化学気相成長）技術
により成長させ、この層を得るべき窓の寸法に対し予め
決められた厚さにする（層３の厚さを大きくするほど得
られるスペーサの幅が大きくなる）。次に、層３をＲＩ
Ｅ（反応性イオンエツチング）技術を用いてエツチング
し、フォトマスク２の窓の輪郭に沿って延在するスペー
サ４を形成する（第３図）。最後に、スペーサにより限
界された窓内にドーパントを注入又は予備堆積し、次い
で拡散させて第２領域Ｒ２を形成する（第４図）。
ォトマスキング、ドーパントの注入又は予備堆積及びそ
の後の拡散処理により層■内に第１領域Ｒ１を形成した
後（第１図）、酸化シリコンＳｉＯ□又は多結晶シリコ
ンの層（第２図の層３）をＣＶＯ（化学気相成長）技術
により成長させ、この層を得るべき窓の寸法に対し予め
決められた厚さにする（層３の厚さを大きくするほど得
られるスペーサの幅が大きくなる）。次に、層３をＲＩ
Ｅ（反応性イオンエツチング）技術を用いてエツチング
し、フォトマスク２の窓の輪郭に沿って延在するスペー
サ４を形成する（第３図）。最後に、スペーサにより限
界された窓内にドーパントを注入又は予備堆積し、次い
で拡散させて第２領域Ｒ２を形成する（第４図）。
この方法では、スペーサにより占められた区域にほぼ等
しい値だけ相違する寸法を有する２つの領域Ｒ１及びＲ
２が得られる（第５図）。
しい値だけ相違する寸法を有する２つの領域Ｒ１及びＲ
２が得られる（第５図）。
（実施例）
第６〜１４図は本発明のＣＳ技術により“長°”領域内
に″短パ領域を限界し形成する方法の第１の例を示す。
に″短パ領域を限界し形成する方法の第１の例を示す。
この方法は次の順次の工程を具え、（１）既知の技術（
第１図）を用いて”長”領域Ｒ１をフォトマスキング、
ドーパント注入及び拡散処理により形成しく第６図）、 （２）窒化シリコンＳｉ３Ｎ４の薄い層６ （２００〜
４００オングストローム厚）を堆積しく第７図）、（３
１ＣＶＤ技術により酸化シリコン５ｉＯｚ （気相成長
酸化物）又は多結晶シリコン（又は耐熱金属のシリサイ
ド又はそれらの組合せ）の層３を、得るべき窓の所要寸
法に従って１５００〜１００００オングストロームの厚
さに堆積しく第７図）、 （４）層３をＲＩＥ技術によりエツチングしてフォトマ
スク２の窓の壁に沿って延在するスペーサ７を形成しく
第８図）、 （５） ５ｉＯｚで保護されてない区域の５４３Ｎ４
をエツチングしく第９図）、 （６） スペーサ７を化学エツチングにより除去しく
第１０図）、 （力 酸化シリコンＳｉｎｇの層１１（第１１図）を選
択熱酸化処理により形成しく酸化物は窒化物の下に成長
しない）、 （８） ドーパントを、場合によって窒化物を通して
（第１１図）、或いはこれを除去した後（第１２図）に
“短″領域内に注入する（窒化物を除去するか否かは幾
分深いドーパントプロファイルを得る必要があるか否か
による）。
第１図）を用いて”長”領域Ｒ１をフォトマスキング、
ドーパント注入及び拡散処理により形成しく第６図）、 （２）窒化シリコンＳｉ３Ｎ４の薄い層６ （２００〜
４００オングストローム厚）を堆積しく第７図）、（３
１ＣＶＤ技術により酸化シリコン５ｉＯｚ （気相成長
酸化物）又は多結晶シリコン（又は耐熱金属のシリサイ
ド又はそれらの組合せ）の層３を、得るべき窓の所要寸
法に従って１５００〜１００００オングストロームの厚
さに堆積しく第７図）、 （４）層３をＲＩＥ技術によりエツチングしてフォトマ
スク２の窓の壁に沿って延在するスペーサ７を形成しく
第８図）、 （５） ５ｉＯｚで保護されてない区域の５４３Ｎ４
をエツチングしく第９図）、 （６） スペーサ７を化学エツチングにより除去しく
第１０図）、 （力 酸化シリコンＳｉｎｇの層１１（第１１図）を選
択熱酸化処理により形成しく酸化物は窒化物の下に成長
しない）、 （８） ドーパントを、場合によって窒化物を通して
（第１１図）、或いはこれを除去した後（第１２図）に
“短″領域内に注入する（窒化物を除去するか否かは幾
分深いドーパントプロファイルを得る必要があるか否か
による）。
上述のＣＭ技術を用いて得られる゛短パ領域を第１３図
に断面図で、第１４図に平面図で示す。上述のＣＭ技術
を用いる際、下記の変更を採用することができる。
に断面図で、第１４図に平面図で示す。上述のＣＭ技術
を用いる際、下記の変更を採用することができる。
第１の変更例では、上述の工程（１）と（２）との間で
酸化シリコンＳｉＯ□の薄い層８を形成して“パッド°
゛層（ＣＶＤ技術により堆積される順次の層により発生
される応力を減衰させるための層）として作用させ、こ
の層は約ｌＯＯ〜１０００オングストローム厚にする（
第１５図）。この変更例では工程６においてスペーサの
みを除去し、窒化シリコンの下側のバンド酸化層は除去
しない。
酸化シリコンＳｉＯ□の薄い層８を形成して“パッド°
゛層（ＣＶＤ技術により堆積される順次の層により発生
される応力を減衰させるための層）として作用させ、こ
の層は約ｌＯＯ〜１０００オングストローム厚にする（
第１５図）。この変更例では工程６においてスペーサの
みを除去し、窒化シリコンの下側のバンド酸化層は除去
しない。
他の変更例では、“短゛°領域を次の工程により形成す
る。即ち、 （ａ） “長゛領域Ｒ１をフォトマスキング、注入及
び拡散処理により形成しく第６図）、 （ｂ） 数百オングストローム厚の酸化シリコンの層
８を“′パッド°”層として成長させ（第１５図）、（
Ｃ） １０００〜３０００オングストローム厚の窒化
シリコン５ｉＪ４の層９を堆積しく第１６図）、（ｄ）
窒化シリコン層をＲＩＥ技術を用いてエツチングし
てフォトマスク２の壁に隣接する窒化シリコンのスペー
サ１０を形成しく第１７図）、（ｅ） 選択熱酸化処
理により酸化シリコンＮｌｌを形成しく第１８図）、 （ｆ） スペーサ１０を除去し、“短゛領域を注入す
る（第１９図）。この注入は第１９図に示すようにバン
ド酸化・層を通して、或いはこの層を除去した後に所要
の深さに実施することができる。
る。即ち、 （ａ） “長゛領域Ｒ１をフォトマスキング、注入及
び拡散処理により形成しく第６図）、 （ｂ） 数百オングストローム厚の酸化シリコンの層
８を“′パッド°”層として成長させ（第１５図）、（
Ｃ） １０００〜３０００オングストローム厚の窒化
シリコン５ｉＪ４の層９を堆積しく第１６図）、（ｄ）
窒化シリコン層をＲＩＥ技術を用いてエツチングし
てフォトマスク２の壁に隣接する窒化シリコンのスペー
サ１０を形成しく第１７図）、（ｅ） 選択熱酸化処
理により酸化シリコンＮｌｌを形成しく第１８図）、 （ｆ） スペーサ１０を除去し、“短゛領域を注入す
る（第１９図）。この注入は第１９図に示すようにバン
ド酸化・層を通して、或いはこの層を除去した後に所要
の深さに実施することができる。
この変更例は極めて短い領域を限界する必要があるとき
に好適である。その理由は堆積の回数を減することによ
り寸法の制度を増大することができるためである。
に好適である。その理由は堆積の回数を減することによ
り寸法の制度を増大することができるためである。
本発明の叶技術は上述した主要な利点に加えて下記の利
点をもたらす。
点をもたらす。
゛長パ領域の縁部に特に小寸法の能動“短゛領域を形成
することができ、このことは“長゛領域を一層小さくす
ることができ、且つチップ自体のサイズを減少させるこ
とができることを意味する。
することができ、このことは“長゛領域を一層小さくす
ることができ、且つチップ自体のサイズを減少させるこ
とができることを意味する。
・ＣＶＤ技術によりコンプリメンタリスペーサを形成す
ることにより°“短°′領域の寸法の不確定範囲を数百
オングストロームに制限することができる。
ることにより°“短°′領域の寸法の不確定範囲を数百
オングストロームに制限することができる。
゛短°゛領域の限界に必要なフォトマスク工程が除去さ
れる。
れる。
応用範囲に関しては、このＣ３技術は特にパワーＭＯ３
装置（第２０図）及びｌＩ［ＭＯ５装置（第２１図）の
製造に応用することができる。これら応用例では“長゛
領域Ｒ１は本体を構成し、”短パ領域Ｒ２はソースを構
成し、酸化層２はゲートを構成する。
装置（第２０図）及びｌＩ［ＭＯ５装置（第２１図）の
製造に応用することができる。これら応用例では“長゛
領域Ｒ１は本体を構成し、”短パ領域Ｒ２はソースを構
成し、酸化層２はゲートを構成する。
他の応用例はラテラルＭＯ５ｌ−ランジスタ（第２２図
）であり、このトランジスタでは“短“領域Ｒ２”及び
Ｒ２’がソース及びドレインを構成し、ＣνＤ堆積及び
フォトマスキング処理により形成した多結晶シリコン層
１２がゲートを構成する。
）であり、このトランジスタでは“短“領域Ｒ２”及び
Ｒ２’がソース及びドレインを構成し、ＣνＤ堆積及び
フォトマスキング処理により形成した多結晶シリコン層
１２がゲートを構成する。
第１〜５図は既知の“スペーサ°゛技術を用いる能動領
域の形成方法の一例の順次の製造工程を示す図、 第６〜１４図は本発明の叶技術を用いる能動領域の形成
方法の第１の例の順次の製造工程を示す図、第１５図は
本発明方法の第２の例の一製造工程を示す図、 第１６図〜１９図は本発明方法の第３の例の順次の製造
工程を示す図、 第２０図は本発明方法により得られるパワーＭＯ３装置
の一例の断面図、 第２１図は本発明方法により得られる旧ＭＯ５装置の一
例の断面図、 第２２図は本発明方法により得られるラテラルＭＯＳト
ランジスタの一例の断面図である。 １・・・半導体層 Ｒ１・・・°゛長“領域２
・・・酸化層 ３・・・酸化シリコンＳｉＯ
□層６・・・窒化シリコンＳｉ３Ｎ４層 ７・・・スペーサ １１・・・酸化シリコン層 Ｒ２・・パ短°°領域８
・・・ＳｉＯ□“バッド層 ９・・・窒化シリコン５ｉ
ｚＮａ層１０・・・スペーサ ＦＩＱ、１ ＦＩＱ、６ ＦＩＱ、１０ ＦＩＱ、２ ＦＩＱ、３ ＦＩＱ、４ ＦＩＱ、１５ ＦＩＱ、１９ ＦＩＱ、１６ ＦＩＱ、２０ １ ＦＩＱ、２１ ＦＩＱ、１８ ＦＩＱ、２２
域の形成方法の一例の順次の製造工程を示す図、 第６〜１４図は本発明の叶技術を用いる能動領域の形成
方法の第１の例の順次の製造工程を示す図、第１５図は
本発明方法の第２の例の一製造工程を示す図、 第１６図〜１９図は本発明方法の第３の例の順次の製造
工程を示す図、 第２０図は本発明方法により得られるパワーＭＯ３装置
の一例の断面図、 第２１図は本発明方法により得られる旧ＭＯ５装置の一
例の断面図、 第２２図は本発明方法により得られるラテラルＭＯＳト
ランジスタの一例の断面図である。 １・・・半導体層 Ｒ１・・・°゛長“領域２
・・・酸化層 ３・・・酸化シリコンＳｉＯ
□層６・・・窒化シリコンＳｉ３Ｎ４層 ７・・・スペーサ １１・・・酸化シリコン層 Ｒ２・・パ短°°領域８
・・・ＳｉＯ□“バッド層 ９・・・窒化シリコン５ｉ
ｚＮａ層１０・・・スペーサ ＦＩＱ、１ ＦＩＱ、６ ＦＩＱ、１０ ＦＩＱ、２ ＦＩＱ、３ ＦＩＱ、４ ＦＩＱ、１５ ＦＩＱ、１９ ＦＩＱ、１６ ＦＩＱ、２０ １ ＦＩＱ、２１ ＦＩＱ、１８ ＦＩＱ、２２
Claims (1)
- 【特許請求の範囲】 １、半導体層の別の能動領域内に極小寸法の能動領域を
限界し形成するに当たり、半導体層の表面を酸化し、得
られた表面酸化層に窓（Ｆ）をあけ、ドーパントを注入
又は予備堆積し次いで拡散させることにより半導体層内
に第１ドープ領域を限界し形成する工程と、前記窓（Ｆ
）の輪郭に沿って形成した、酸素の拡散を阻止する誘電
体から成る“スペーサ”により第１マスク（Ｍ）を形成
する工程と、前記第１マスク（Ｍ）の内部区域を覆う酸
化シリコンの第２マスク（Ｏ）を選択熱酸化処理により
形成する工程と、前記第２マスク（Ｏ）を用いてドーパ
ントの注入又は予備堆積及びその後の拡散処理により前
記活性領域を形成する工程とを具えることを特徴とする
能動領域の形成方法。 ２、前記第１マスク（Ｍ）を形成する工程は、窒化シリ
コンの層（６）を堆積する工程と、この層上にＳｉＯ＿
２又は多結晶シリコン、或いは耐熱金属のシリサイドま
たはそれらの組合せの層（３）をＣＶＤ技術により堆積
する工程と、この層（３）をＲＩＥ技術によりエッチン
グして前記窓（Ｆ）の壁に沿って延在する“スペーサ”
を形成する工程と、を含むことを特徴とする請求項１記
載の方法。 ３、前記窒化シリコンの層（６）を堆積する工程の前に
、“パッド”層として作用するＳｉＯ＿２表面層（８）
を成長させることを特徴とする請求項２記載の方法。 ４、前記第１マスク（Ｍ）を形成する工程は、“パッド
”層として作用する酸化シリコンＳｉＯ＿２の表面層（
８）を成長させる工程と、窒化シリコンの層（９）を堆
積する工程と、この層（９）をＲＩＥ技術によりエッチ
ングして前記窓（Ｆ）の壁に沿って延在する“スペーサ
”を形成する工程とを含むことを特徴とする請求項１記
載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21281A/89 | 1989-07-24 | ||
| IT8921281A IT1231300B (it) | 1989-07-24 | 1989-07-24 | Processo di definizione e realizzazione di una regione attivadi dimensioni molto ridotte in uno strato di materiale semiconduttore |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03141649A true JPH03141649A (ja) | 1991-06-17 |
Family
ID=11179486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2193196A Pending JPH03141649A (ja) | 1989-07-24 | 1990-07-23 | 能動領域の形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5130272A (ja) |
| EP (1) | EP0410508A3 (ja) |
| JP (1) | JPH03141649A (ja) |
| KR (1) | KR910003750A (ja) |
| IT (1) | IT1231300B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5716859A (en) * | 1995-12-22 | 1998-02-10 | The Whitaker Corporation | Method of fabricating a silicon BJT |
| US6214673B1 (en) * | 1999-07-09 | 2001-04-10 | Intersil Corporation | Process for forming vertical semiconductor device having increased source contact area |
| US6090691A (en) * | 1999-11-15 | 2000-07-18 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a raised source and drain without using selective epitaxial growth |
| US20040258977A1 (en) * | 2003-01-24 | 2004-12-23 | Hydrogenics Corporation | Apparatus for and method of forming seals in fuel cells and fuel cell stacks |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3793721A (en) * | 1971-08-02 | 1974-02-26 | Texas Instruments Inc | Integrated circuit and method of fabrication |
| US4209349A (en) * | 1978-11-03 | 1980-06-24 | International Business Machines Corporation | Method for forming a narrow dimensioned mask opening on a silicon body utilizing reactive ion etching |
| US4503598A (en) * | 1982-05-20 | 1985-03-12 | Fairchild Camera & Instrument Corporation | Method of fabricating power MOSFET structure utilizing self-aligned diffusion and etching techniques |
| US4678537A (en) * | 1985-05-23 | 1987-07-07 | Sony Corporation | Method of manufacturing semiconductor devices |
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