JPH03141671A - ゲートアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体構成のゲートアレイに関する。

（ロ）従来の技術 一般にゲートアレイは製造面に於いてセミカスタム方式
のＬＳＩであって、一定数のトランジスタからなる多数
の基本セルおよび入出力セルが未結線の状態で規則正し
く並べられたマスクチップの上に、ロジック回路を実現
するための配線パターンとフンタクトパターンを形成し
て、ユーザ専用のＬＳＩを実現するものである。

第２図（ａ）（ｂ）に斯様なゲートアレイチップの平面
模式図、及びそのＢ箇所の要部拡大図を示す。

第２図（ａ）に於いて、（１）は一定数のトランジスタ
からなる基本セルであり、該基本セル（１）・・・を数
十個水平方向に配置した基本セル列（１０）が複数本配
置されている。（２）は特定数のトランジスタからなる
入出力セルであり、該入出力セル（２）はチップの周辺
部に沿って上記基本セル列（１０）を取り囲んで垂直方
向及び水平方向に夫々密接に配列されており、垂直列の
各入出力セル（２〉・・・と各基本セル列（１０）・・
・とが同一ピッチで配列されている。而して、各基本セ
ル（１）（１）・・・への電源供給は、同図（ｂ）に示
す如く、電源電圧が外部から給電されている垂直方向の
各入出力セル（２）・・・に設けられた電源端子ＰＤＤ
とアース端子ＰＳＳとから夫々水平方向に電源線ＶＤＤ
とアース線ｖＳＳとが基本セル列（１０）上に延在され
ており、この電源線■ＤＤ及びアース線ｖＳＳが電源電
圧を必要とする基本セル（１’）（１’）に電源コンタ
クトＤ及びアースコンタクトＳにて結線されている。

（八）発明が解決しようとする課題 斯様なゲートアレイは、総ゲート数が増加すると、チッ
プサイズが異なるばかりか、基本セル列（１０）間の接
続配線数が多くなる事が予想される為に基本セルＷｌ（
１０）間の間隔Ｗを広く設定しなければならない、とこ
ろが、電源線ＶＤＤ及びアース線ｖＳＳがコンピュータ
自動配線により設計されることから、基本セル列（１０
）と入出力セル（２）とが第１図の如く１対１或いは簡
単な整数比で対応するように構成されるので、基本セル
列（１０）間の間隔Ｗを大きくすると、第２図に示す如
くこの各基本セル列（１０）に対応する入出力セル（２
）・・・間に不要なスペースＸが生じ、結果的にチップ
サイズを無駄に大型化する欠点があった。

そこで本発明は、コンピュータによる自動配線設計を不
可能にすることなく、基本セル列の配列ピッチを入出力
セルの幅より広く設定し、基本セル列間の配線領域を広
く確保して大規模化に対応可能とすることを目的とする
。

（ニ）課題を解決するための手段 本発明は、上述の課題を解決するためになされたもので
、その特徴は、一定数のトランジスタからなる基本セル
を複数個水平方向に配列した基本セル列を複数本並列に
配列すると共に、各基本セルに電力を供給するための電
源端子及びアース端子を有する入出力セルを上記基本セ
ル列の配列方向に対応して複数個垂直方向に配列してな
る半導体構成のゲートアレイに於いて、上記基本セル列
を上記入出力セルの配列ピッチに比して広いピッチで配
列し、上記基本セル列の端部と上記入出力セルとの間に
垂直方向に延在する電源母線及びアース母線を並設する
と共に、上記入出力セルの電源端子及びアース端子と上
記電源母線及びアース母線とを夫々接続する第１の電源
配線及びアース配線を水平方向に形成し、上記電源母線
及びアース母線と上記基本セルとを夫々接続する第２の
電源配線及びアース配線を水平方向に形成することにあ
る。

（＊）作用 本発明ゲートアレイによれば、基本セル列と入出力セル
との間に設けられる電源母線及びアース母線を介して入
出力セルから基本セルに電力を供給することで、配線領
域となる基本セル列の間隔を広く設定することができ、
多数の配線を基本セル列間に形成できる様になる。

（へ）実施例 本発明の一実施例を図面に従って説明する。

第１図に本発明のゲートアレイを示す。尚、本実施例に
於いては、説明の簡略化の為に３２ゲートを例示してい
る。また図中の黒丸はコンタクトを示している。同図に
於いて、（１）・・・、（２）・・・、（１０）・・・
は、第２図と同様に基本セル、入出力セル、及び基本セ
ル列を示しており、本実施例のゲートアレイが従来のそ
れと異なる所は、基本セル列（１０〉・・・を入出力セ
ル（２）・・・の幅Ｍより広いピッチＬで配列し、複数
本の基本セル列（１０）の周囲を取り囲む入出力セル（
２）・・・と、この基本セル列（１０）・・・との間に
やはりこの複数本の基本セル列（１ｏ）・・・を取り囲
む電源母線（３）とアース母線（４）とを並設した点に
ある。

即ち、本実施例のゲートアレイに於いでは、４本の基本
セル列（１０）・・・の上下左右の各水平垂直辺には夫
々密接配列した５個の入出力セル（２〉・・・・・・か
らなる垂直列が設けられており、この垂直列の各入出力
セル（２）・・・・・・の電源端子ＰＤＤから上記電源
母線（３）に水平方向に延在した電源線ＶＤＤを接続す
ると共に、そのアース端子ＰＳＳから上記アース母線（
４）に水平方向に延在したアース線ｖＳＳを接続してい
る。一方、水平方向の各入出力セル（２）・・・・・・
の電源端子ＰＤＤ及びアース端子ＰＳＳからも上記電源
母線（３）、及びアース母線（４）に垂直方向に延在し
た電Ｒ線ＶＤＤ及びアース線ｖＳＳが接続されている。

そして、各基本セル列（１０）・・・上に水平方向に延
在して電源電圧を必要とする基本セル（１゛）の電源コ
ンタクトＤにて接続された水平電源線Ｖ’ＤＤの両端が
左右両側の垂直方向の上記電源母線（３）にコンタクト
結合され、同じく該水平電源線Ｖ’ＤＤと並行に各基本
セル列（１０）・・・上に水平方向に延在して電源電圧
を必要とする基本セル（１′〉のアースコンタクトＳに
て接続された水平アス電源線ｖ’ｓｓの両端が左右両側
の垂直方向の上記アース母線（４）にコンタクト結合さ
れている。

斯る構成のゲートアレイに於いては、各入出力セル（２
）（２）・・・からの電源電圧が一旦電源母線（３）、
アース母線（４）間に供給された上で、各水平電源線Ｖ
’ＤＤ及び水平アース線ｖ’ｓｓを介して各基本セル列
（１０）・・・の基本セル（１′）・・・に給電される
事となるので、基本セル列（１０）・・・のピッチＬを
第１図の如く入出力セル（２）・・・の幅に関係なく大
きくすることができ、基本セル（１０）・・・の間に設
定される配線領域が広くなってゲート数の大きな大規模
ゲートアレイに有効となる。換言すれば、配線領域を広
くするために基本セル列（１０）・・・のピッチＬを広
くした場合でも、第３図の如く不要なスペースをあける
ことなく入出力セル（２）を密接に配列できるため、不
要なスペースがなくなる。

（ト）発明の効果 本発明によれば、入出力セルの幅に関係なく基本セル列
のピッチを設定できるため、ゲートアレイの大規模化に
於いて配線設計の自由度を大幅に向上することができ、
設計期間の短縮に加えてコストの削減を図ることができ
る。

【図面の簡単な説明】

第１図は本発明のゲートアレイの一実施例の平面図、第
２図（ａ）、（ｂ）は従来のゲートアレイの平面模式図
、及び要部拡大図、第３図は従来の他のゲートアレイの
要部拡大図である。 （１）・・・基本セル、　（２）・・・入出力セル、　
（３）・・・電源母線、　（４）・・・アース母線、　
（１０）・・・基本セル列。 第１図

Claims (1)

【特許請求の範囲】
1. （１）一定数のトランジスタからなる基本セルを複数個
   水平方向に配列した基本セル列を複数本並列に配列する
   と共に、 各基本セルに電力を供給するための電源端子及びアース
   端子を有する入出力セルを上記基本セル列の配列方向に
   対応して複数個垂直方向に配列してなる半導体構成のゲ
   ートアレイに於いて、 上記基本セル列を上記入出力セルの配列ピッチに比して
   広いピッチで配列し、 上記基本セル列の端部と上記入出力セルとの間に垂直方
   向に延在する電源母線及びアース母線を並設すると共に
   、 上記入出力セルの電源端子及びアース端子と上記電源母
   線及びアース母線とを夫々接続する第１の電源配線及び
   アース配線を水平方向に形成し、上記電源母線及びアー
   ス母線と上記基本セルとを夫々接続する第２の電源配線
   及びアース配線を水平方向に形成することを特徴とする
   ゲートアレイ。