JPS6257233A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
- Publication number
- JPS6257233A JPS6257233A JP60197908A JP19790885A JPS6257233A JP S6257233 A JPS6257233 A JP S6257233A JP 60197908 A JP60197908 A JP 60197908A JP 19790885 A JP19790885 A JP 19790885A JP S6257233 A JPS6257233 A JP S6257233A
- Authority
- JP
- Japan
- Prior art keywords
- mosfet
- common
- polysilicon
- plas
- programmable logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 229920000747 poly(lactic acid) Polymers 0.000 abstract description 20
- 239000011159 matrix material Substances 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
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- 239000004065 semiconductor Substances 0.000 description 2
- 235000007688 Lycopersicon esculentum Nutrition 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関する。
従来、半導体集積回路で用いられるプログラマブルロジ
ックアレイ（以下ＰＬＡと略す）の構造は第２図に示す
ようにＡＮＤマトリクス５２とＯＲマトリクス５４のそ
れぞれの入力と出力（５１゜５３．５５）の方向が直交
していた。
ックアレイ（以下ＰＬＡと略す）の構造は第２図に示す
ようにＡＮＤマトリクス５２とＯＲマトリクス５４のそ
れぞれの入力と出力（５１゜５３．５５）の方向が直交
していた。
上述した従来のＰＬＡは、入力数（Ｃ）、積項数（ｄ）
。
。
出力数（ｅ）等によって回路の規模が変わるとその形状
が二次元方向に変化する。この結果、複数のＰＬＡをチ
ップ上にレイアウトする場合、すき間ができやすく、高
密度化が国難となったり、入出力の信号線や電源線の配
線が複雑になるという欠点がある。
が二次元方向に変化する。この結果、複数のＰＬＡをチ
ップ上にレイアウトする場合、すき間ができやすく、高
密度化が国難となったり、入出力の信号線や電源線の配
線が複雑になるという欠点がある。
本発明によれば、共通接続されたゲート電極を有する、
直線状に配置された複数のＭＯＳＦＥＴから成る第一の
ＭＯＳＦＥＴ列と−・・負荷素子と、第一のＭＯＳＦＥ
Ｔ列と同様の構造を有する第二のＭＯＳＦＥＴ列とを順
に縦方向に一列に並べたものを単位列とし、これを横方
向にｖｉ数列並べたことを％徴とするＰ Ｌ Ａが得ら
れる。
直線状に配置された複数のＭＯＳＦＥＴから成る第一の
ＭＯＳＦＥＴ列と−・・負荷素子と、第一のＭＯＳＦＥ
Ｔ列と同様の構造を有する第二のＭＯＳＦＥＴ列とを順
に縦方向に一列に並べたものを単位列とし、これを横方
向にｖｉ数列並べたことを％徴とするＰ Ｌ Ａが得ら
れる。
次に本発明について、図面を参照して説明する。
第１図は本発明の一実施例のうち単位列を示す図で（ａ
）は平面図、（ｂ）は等価回路図である。図におい”ｉ
（，１０ｉｉ第一のＭＯ８ＦＥ’ｌ’列１示し、ｌと２
はポリシリコンによる共通ゲート電極、３と５はコンタ
クト穴、４は拡散層から成る共通ソース電極、１１〜１
４及び１５〜１８はそれぞれ八１０８ＰＥＴのドレイン
電極を示す。２０は角荷木子を示し、６は共通ドレイン
電極、２１〜２３はそれぞれｌ’ＪＯ８ＦＥＴのソース
電極、２４．２５はポリシリコンによる共通ゲート電極
を示す。３０は第二のＭＯＳＦＥＴ列を示し、７と８は
ポリシリコンによる共通ゲート、９は共通ソース電極、
３１〜３３及び３４〜３５はそれぞれＭＯＳＦＥＴのド
レイン電極を示す。第１図（ａ）の平面図では、集積回
路のＩ！造のうち、ＭＯＳＦＥＴの部分−までを示し、
金属による配線部分は含まない。但し、拡散層と金属、
及びポリシリコンと金属との接続のだめのコンタクト穴
はすべての可能な場所に措いである。
）は平面図、（ｂ）は等価回路図である。図におい”ｉ
（，１０ｉｉ第一のＭＯ８ＦＥ’ｌ’列１示し、ｌと２
はポリシリコンによる共通ゲート電極、３と５はコンタ
クト穴、４は拡散層から成る共通ソース電極、１１〜１
４及び１５〜１８はそれぞれ八１０８ＰＥＴのドレイン
電極を示す。２０は角荷木子を示し、６は共通ドレイン
電極、２１〜２３はそれぞれｌ’ＪＯ８ＦＥＴのソース
電極、２４．２５はポリシリコンによる共通ゲート電極
を示す。３０は第二のＭＯＳＦＥＴ列を示し、７と８は
ポリシリコンによる共通ゲート、９は共通ソース電極、
３１〜３３及び３４〜３５はそれぞれＭＯＳＦＥＴのド
レイン電極を示す。第１図（ａ）の平面図では、集積回
路のＩ！造のうち、ＭＯＳＦＥＴの部分−までを示し、
金属による配線部分は含まない。但し、拡散層と金属、
及びポリシリコンと金属との接続のだめのコンタクト穴
はすべての可能な場所に措いである。
ここで示した単位列を用いてＰＬＡを構成した例を第３
図に示す。第３図は、第１図に示した単位列を３組横方
向に並べ、各素子間の配線を行なって１つのＰＬＡ回路
を構成したものである。
図に示す。第３図は、第１図に示した単位列を３組横方
向に並べ、各素子間の配線を行なって１つのＰＬＡ回路
を構成したものである。
第３図において、６０はＰＬＡのＡＮＤＮトマトス部分
、６１は負荷素子、６２はＯＲマトリクス部分を示す、
６３は入力のポリシリコン線、６４はＡＮＤマトリクス
内で論理回路を構成するＮＭＯ８ＦＥＴ、６５は各ＮＭ
Ｏ８ＦＥＴのドレインを接続する一層目のアルミによる
積項線、６６は一層目のアルミと二層目のアルミを接続
するだめのスルーホール、６７は二層目のアルばによる
積項線、６８は電源端子、６９はＰＭＯ８ＦＥＴによる
ゲートの接地された負荷素子、７０は積項線６７からＯ
Ｒマトリクスの入力ポリシリコン線７１への接続点、７
２はＯＲマトリクス内で論理回路を構成するＮＭＯ８Ｆ
ＥＴ、７３は各ＮＭＯ８ＦＥ’Ｉ’のドレインを接続す
る一層目のアルミによる出力線、７４は二層目アルミに
よる出力線７５と一層目アルミとを接続するスルーホー
ルを示す。なお１ｆＪ３図は電気的な接続関係を示すの
を目的としたものであり、信号の経路から離れたＭＯＳ
ＦＥＴや一部のコンタクト、スルーホールは省略しであ
る。
、６１は負荷素子、６２はＯＲマトリクス部分を示す、
６３は入力のポリシリコン線、６４はＡＮＤマトリクス
内で論理回路を構成するＮＭＯ８ＦＥＴ、６５は各ＮＭ
Ｏ８ＦＥＴのドレインを接続する一層目のアルミによる
積項線、６６は一層目のアルミと二層目のアルミを接続
するだめのスルーホール、６７は二層目のアルばによる
積項線、６８は電源端子、６９はＰＭＯ８ＦＥＴによる
ゲートの接地された負荷素子、７０は積項線６７からＯ
Ｒマトリクスの入力ポリシリコン線７１への接続点、７
２はＯＲマトリクス内で論理回路を構成するＮＭＯ８Ｆ
ＥＴ、７３は各ＮＭＯ８ＦＥ’Ｉ’のドレインを接続す
る一層目のアルミによる出力線、７４は二層目アルミに
よる出力線７５と一層目アルミとを接続するスルーホー
ルを示す。なお１ｆＪ３図は電気的な接続関係を示すの
を目的としたものであり、信号の経路から離れたＭＯＳ
ＦＥＴや一部のコンタクト、スルーホールは省略しであ
る。
第４図は複数のＰ Ｌ Ａの配置例を示す図であり。
８０は入力線、８１〜８３ＦｉＡＮＩ）マトリクス。
８４は積項線、８５〜８７はＯＲマトリクス、８８は出
力線を示す。図では３組のＰＬＡを隣接して並べてあり
、これらは第１図に示した単位列を横方向に並べた上に
二層のアルミ配線を施こすことによって実現きれる。
力線を示す。図では３組のＰＬＡを隣接して並べてあり
、これらは第１図に示した単位列を横方向に並べた上に
二層のアルミ配線を施こすことによって実現きれる。
以上の例ではＡＮＤ及びＯＲマトリクス部分をＮＭＯ８
、負荷累−ＩＰＭＯ８，！＝ｔ、た擬似ＣＭＯ８回路と
して説明したが、全回路をＮＭＯ８またはＰＭＯ８だけ
で構成することも可能であり、また負荷素子のゲートに
クロック信号を接続したダイナンック形式の回路構成と
することも可能である。
、負荷累−ＩＰＭＯ８，！＝ｔ、た擬似ＣＭＯ８回路と
して説明したが、全回路をＮＭＯ８またはＰＭＯ８だけ
で構成することも可能であり、また負荷素子のゲートに
クロック信号を接続したダイナンック形式の回路構成と
することも可能である。
以上説明したように、本発明はＭＯＳＦＥＴ列を縦方向
に並べた単位列を横方向に並べてＰＬＡを構成すること
により、高さの揃ったＰＬＡが実現でへるので、多数の
ＰＬＡを使ってＬＳＩを設計する場合、配置が単純化さ
れて、設計期間が短縮される。またＰＬＡ間のすき間の
問題も、第４図に示すように各ＰＬＡの入力数ｔ、＋、
ｔ、Ｓ項線数ｇ、ｊ、ｍ、及び出力数り、に、ｎがそれ
ぞれ異なっていても、はとんどすき間なしに並べること
ができ集積回路チップ上の占有面積を節約できる。更に
電源線やクロック線の位置も標準化されるので各ＰＬＡ
間の配線も容易になる。
に並べた単位列を横方向に並べてＰＬＡを構成すること
により、高さの揃ったＰＬＡが実現でへるので、多数の
ＰＬＡを使ってＬＳＩを設計する場合、配置が単純化さ
れて、設計期間が短縮される。またＰＬＡ間のすき間の
問題も、第４図に示すように各ＰＬＡの入力数ｔ、＋、
ｔ、Ｓ項線数ｇ、ｊ、ｍ、及び出力数り、に、ｎがそれ
ぞれ異なっていても、はとんどすき間なしに並べること
ができ集積回路チップ上の占有面積を節約できる。更に
電源線やクロック線の位置も標準化されるので各ＰＬＡ
間の配線も容易になる。
また集積回路チップの開発に肖っては、本発明による単
位列をあらかじめ並べたものを作っておき１回路機能に
応じて必要な部分にアルミで配線して行く、というマス
タースライス方式を用いるとともでき、開発期間短縮の
効果も期待できる。
位列をあらかじめ並べたものを作っておき１回路機能に
応じて必要な部分にアルミで配線して行く、というマス
タースライス方式を用いるとともでき、開発期間短縮の
効果も期待できる。
第１図は本発明の実施例の単位列を示す図で（ａ）は平
面図、（ｂ）は等価回路図である。第２図は従来のＰＬ
Ａを示す図、第３図は本発明の実施例のＰＬＡ回路例、
第４図の複数のＰ Ｌ Ａを並べた実施例の図である。 ｌＯ・・・・・・第一のＭＯＳＦＥＴ列、２０・・・・
・・負荷索子、３０・・・・・・第二のＭ０８ＦＥ’ｒ
列、１，２．７゜８．２４．２５・・・・・・ポリシリ
コンによる共通ゲート電極、４，６．９・・・・・・拡
散層によるＭＯ，５ＦＥＴの共通ソースまたはドレイン
電極、１１〜１８゜２１〜２３．３１〜３６・・・・・
・各ＭＯ８ＦＥＴのソースまたはドレイン電極、５１・
・・・・・ＰＬＡの入力端子、５２・・・・・・ＡＮＤ
マトリクス、５３°°゛°°°積項線、５４・・・・・
・０１ｔマトリクス、５５・・・・・・出力線、６０・
・・・・・ＡＮＤマトリクス、６１・・・・・・負荷索
子、６２・・・・・・ＯＲマトリクス。 （ａ）（履 ５チ 垢Ｚ閏 狛ｌ 図 躬３ 図
面図、（ｂ）は等価回路図である。第２図は従来のＰＬ
Ａを示す図、第３図は本発明の実施例のＰＬＡ回路例、
第４図の複数のＰ Ｌ Ａを並べた実施例の図である。 ｌＯ・・・・・・第一のＭＯＳＦＥＴ列、２０・・・・
・・負荷索子、３０・・・・・・第二のＭ０８ＦＥ’ｒ
列、１，２．７゜８．２４．２５・・・・・・ポリシリ
コンによる共通ゲート電極、４，６．９・・・・・・拡
散層によるＭＯ，５ＦＥＴの共通ソースまたはドレイン
電極、１１〜１８゜２１〜２３．３１〜３６・・・・・
・各ＭＯ８ＦＥＴのソースまたはドレイン電極、５１・
・・・・・ＰＬＡの入力端子、５２・・・・・・ＡＮＤ
マトリクス、５３°°゛°°°積項線、５４・・・・・
・０１ｔマトリクス、５５・・・・・・出力線、６０・
・・・・・ＡＮＤマトリクス、６１・・・・・・負荷索
子、６２・・・・・・ＯＲマトリクス。 （ａ）（履 ５チ 垢Ｚ閏 狛ｌ 図 躬３ 図
Claims (2)
- （１）共通接続されたゲート電極を有する、直線状に配
置された複数のＦＥＴから成る第一のＭＯＳＦＥＴ列と
、負荷素子と、第一のＦＥＴ列と同様の構造を有する第
二のＦＥＴ列とを順に縦方向に一列に並べたものを単位
列とし、これを横方向に複数列並べたことを特徴とする
プログラマブルロジックアレイ。 - （２）ＦＥＴ列は２本のポリシリコン線を各々のゲート
電極とし、ソース電極を共通接続したものであることを
特徴とする特許請求の範囲第（１）項記載のプログラマ
ブルロジックアレイ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197908A JPH0616534B2 (ja) | 1985-09-06 | 1985-09-06 | プログラマブルロジツクアレイ |
| US06/902,874 US4745307A (en) | 1985-09-06 | 1986-09-02 | Semiconductor integrated circuit with a programmable logic array |
| DE19863630388 DE3630388A1 (de) | 1985-09-06 | 1986-09-05 | Programmierbare logische anordung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197908A JPH0616534B2 (ja) | 1985-09-06 | 1985-09-06 | プログラマブルロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257233A true JPS6257233A (ja) | 1987-03-12 |
| JPH0616534B2 JPH0616534B2 (ja) | 1994-03-02 |
Family
ID=16382274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197908A Expired - Lifetime JPH0616534B2 (ja) | 1985-09-06 | 1985-09-06 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616534B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246846A (ja) * | 1987-04-02 | 1988-10-13 | Nec Corp | プログラマブルロジツクアレイ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101432A (en) * | 1980-11-03 | 1982-06-24 | Ibm | Logic execution cell |
-
1985
- 1985-09-06 JP JP60197908A patent/JPH0616534B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101432A (en) * | 1980-11-03 | 1982-06-24 | Ibm | Logic execution cell |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63246846A (ja) * | 1987-04-02 | 1988-10-13 | Nec Corp | プログラマブルロジツクアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616534B2 (ja) | 1994-03-02 |
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