JPH0314226A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0314226A JPH0314226A JP15162889A JP15162889A JPH0314226A JP H0314226 A JPH0314226 A JP H0314226A JP 15162889 A JP15162889 A JP 15162889A JP 15162889 A JP15162889 A JP 15162889A JP H0314226 A JPH0314226 A JP H0314226A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、金属シリサイド電極配線層を有する半導体装
置の製造方法に関する。
置の製造方法に関する。
従来、半導体装置において、金属シリサイド電極配線と
しては、白金シリサイド、チタンシリザイド、タングス
テンシリサイド、モリブテンシリサイ１〜等の金属シリ
ケイトが半導体基板よりの電極引き出し線、ＳＢＤコン
タクト、素子間の相互配線として使用されてきた。
しては、白金シリサイド、チタンシリザイド、タングス
テンシリサイド、モリブテンシリサイ１〜等の金属シリ
ケイトが半導体基板よりの電極引き出し線、ＳＢＤコン
タクト、素子間の相互配線として使用されてきた。
第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
第２図（ａ）に示すように、半導体基板２０の表面に５
ｉ０２（７）絶縁膜２２を設け、ＬＯＣＯ８法を用いて
、素子分離用絶縁膜２１を設ける。絶縁膜２２の一部を
開孔してエミッタ形成用のコンタクト孔２３をあけ、多
結晶シリコン層２４を形成する。そして、Ａｓをイオン
注入する。
ｉ０２（７）絶縁膜２２を設け、ＬＯＣＯ８法を用いて
、素子分離用絶縁膜２１を設ける。絶縁膜２２の一部を
開孔してエミッタ形成用のコンタクト孔２３をあけ、多
結晶シリコン層２４を形成する。そして、Ａｓをイオン
注入する。
次に、第２図（ｂ）に示すように、多結晶シリコン層２
４をパターニングする。
４をパターニングする。
次に、第２図（ｃ）に示すように、白金を全面に被着さ
せて熱処理を行い、多結晶シリコンｒｒ４２４の表面に
白金シリサイド層を形成させていた。
せて熱処理を行い、多結晶シリコンｒｒ４２４の表面に
白金シリサイド層を形成させていた。
従って、白金シリサイド電極部分２８と白金シリサイド
配線部分２７の白金シリサイド層の厚さは同等である。
配線部分２７の白金シリサイド層の厚さは同等である。
金属シリサイ１へ層の層抵抗は基本的に金属シリサイド
層の厚さに反比例して低下するか、金属シリサイ１〜層
の厚さがある厚さ以上になると、半導体基板に設けられ
たＰＮ接合を破壊してしまう事が判明している。例えば
、シリサイド層の金属として白金を用いた場合、配線部
分の多結晶シリコン層の厚さが被着する白金属と同等以
上であれば、その層抵抗はそれほど変化しない。ところ
か、ＰＮ接合を破壊しないためには白金層厚に対してそ
の５〜６倍の多結晶シリコン層厚を必要とする。従って
層抵抗として５Ω／口が回路動作上要求された場合、白
金層厚は約８０ ｎ ｍ必要となり、配線部分は約８０
ｎｍ以」二の多結晶シリコンでよいか電極部分は８０×
６倍として約５００ｎｍ以上の多結晶シリコン層が必要
であるため、従来ては配線部分も電極部分と同じ約５０
０ｎｍ以上で製造する必要があった。このため、金属シ
リサイ１〜配線のピッチを微細化した場合、段差のため
に上層配線か段切れしない様に充分平坦化したり、また
は金属シリザイト相互の配線容量か増大するため、半導
体装置の性能を低下させてしまうという問題が牛してい
る。
層の厚さに反比例して低下するか、金属シリサイ１〜層
の厚さがある厚さ以上になると、半導体基板に設けられ
たＰＮ接合を破壊してしまう事が判明している。例えば
、シリサイド層の金属として白金を用いた場合、配線部
分の多結晶シリコン層の厚さが被着する白金属と同等以
上であれば、その層抵抗はそれほど変化しない。ところ
か、ＰＮ接合を破壊しないためには白金層厚に対してそ
の５〜６倍の多結晶シリコン層厚を必要とする。従って
層抵抗として５Ω／口が回路動作上要求された場合、白
金層厚は約８０ ｎ ｍ必要となり、配線部分は約８０
ｎｍ以」二の多結晶シリコンでよいか電極部分は８０×
６倍として約５００ｎｍ以上の多結晶シリコン層が必要
であるため、従来ては配線部分も電極部分と同じ約５０
０ｎｍ以上で製造する必要があった。このため、金属シ
リサイ１〜配線のピッチを微細化した場合、段差のため
に上層配線か段切れしない様に充分平坦化したり、また
は金属シリザイト相互の配線容量か増大するため、半導
体装置の性能を低下させてしまうという問題が牛してい
る。
」−述の金属シリサイド電極配線層は、素子間の相互配
線部分においては、配線の層抵抗を小さくすることが要
求される。層抵抗を下げるためには当該シリサイド用金
属層を厚く形成するとよいが、従来方法によると上記金
属層を厚く形成すると半導体基板の電極引き出し部分の
金属層も同様に厚く形成されるため、半導体基板に浅く
設けられなＰＮ接合を破壊してしまうという欠点があっ
た。特に、バイポーラ型の集積回路において、エミッタ
電極引き出しを金属シリサイドを用いて行う場合には、
シリサイド用金属層を厚くすると、エミッタ・ベース接
合を破壊してしまうため、シリサイド用金属層の厚さは
前記接合を破壊しない程度の厚さに制限する必要があっ
た。また、別の解決策として、多結晶シリコン層の厚さ
を全体的に厚くすることも考えられるが、相互配線部分
の金属シリサイド配線部分が必要以上に厚くなるなめ、
段差が大きくなったり、微細化が困難になるという欠点
がある。また、厚膜化は金属シリザイド配線間容量も増
大する。
線部分においては、配線の層抵抗を小さくすることが要
求される。層抵抗を下げるためには当該シリサイド用金
属層を厚く形成するとよいが、従来方法によると上記金
属層を厚く形成すると半導体基板の電極引き出し部分の
金属層も同様に厚く形成されるため、半導体基板に浅く
設けられなＰＮ接合を破壊してしまうという欠点があっ
た。特に、バイポーラ型の集積回路において、エミッタ
電極引き出しを金属シリサイドを用いて行う場合には、
シリサイド用金属層を厚くすると、エミッタ・ベース接
合を破壊してしまうため、シリサイド用金属層の厚さは
前記接合を破壊しない程度の厚さに制限する必要があっ
た。また、別の解決策として、多結晶シリコン層の厚さ
を全体的に厚くすることも考えられるが、相互配線部分
の金属シリサイド配線部分が必要以上に厚くなるなめ、
段差が大きくなったり、微細化が困難になるという欠点
がある。また、厚膜化は金属シリザイド配線間容量も増
大する。
本発明の半導体装置の製造方法は、エミッタ形成のため
のコンタクトを開孔する工程と、第１−の多結晶シリコ
ン層を全面に形成しエミッタ形成のための不純物を導入
する工程と、前記多結晶シリコン層をエミッタ電極部分
か少なくとも残存する様にホトレジス１へ等をマスクと
して選択的にエツチング除去する工程と、全面に第１の
金属シリサイ１〜を形成する金属を被着して熱処理を行
う工程と、第２の多結晶シリコン層を全面に形成する工
程と、第２の多結晶シリコン層を配線の為のパターンか
残存する様にポ１−レジスト等をマスクとして選択的に
エツチング除去する工程と、全面に第２の金属シリサイ
ドを形成する金属を被着して熱処理を行い金属シリサイ
ド電極 配線層を形成する工程とを含んで形成される。
のコンタクトを開孔する工程と、第１−の多結晶シリコ
ン層を全面に形成しエミッタ形成のための不純物を導入
する工程と、前記多結晶シリコン層をエミッタ電極部分
か少なくとも残存する様にホトレジス１へ等をマスクと
して選択的にエツチング除去する工程と、全面に第１の
金属シリサイ１〜を形成する金属を被着して熱処理を行
う工程と、第２の多結晶シリコン層を全面に形成する工
程と、第２の多結晶シリコン層を配線の為のパターンか
残存する様にポ１−レジスト等をマスクとして選択的に
エツチング除去する工程と、全面に第２の金属シリサイ
ドを形成する金属を被着して熱処理を行い金属シリサイ
ド電極 配線層を形成する工程とを含んで形成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
ます、第１図（ａ）に示ずように、通常の方法を用いて
半導体基板１０」二に５ｉ０２なとの絶縁膜１２、素子
分離用絶縁膜１１を設け、コンタクト孔］３を開孔し、
全面に第１の多結晶シリコン層をＬ Ｐ ＣＶ Ｄ法に
より１５０〜３００ｎｍの厚さに形成した後、電極を形
成するためのパターニンクを行う。パターニングの前ま
たは後にエミッタ不純物としてＡｓをイオン注入法等に
より５０〜１００ ｋ ｅ Ｖ、ドース量３×１０１５
〜３×１、Ｏ１６／ｃｍ２程度で導入してアニールを行
なつ。
半導体基板１０」二に５ｉ０２なとの絶縁膜１２、素子
分離用絶縁膜１１を設け、コンタクト孔］３を開孔し、
全面に第１の多結晶シリコン層をＬ Ｐ ＣＶ Ｄ法に
より１５０〜３００ｎｍの厚さに形成した後、電極を形
成するためのパターニンクを行う。パターニングの前ま
たは後にエミッタ不純物としてＡｓをイオン注入法等に
より５０〜１００ ｋ ｅ Ｖ、ドース量３×１０１５
〜３×１、Ｏ１６／ｃｍ２程度で導入してアニールを行
なつ。
次に、第１図（ｂ）に示ずように、全面に第１の金属シ
リサイドを生成する金属、例えば白金を全面に２０〜４
．０ ｎ ｍの厚さに被着し、熱処理を行い、第１の多
結晶シリコン層コ。４の上に一定の厚さの白金シリサイ
ドを生成させる。その後、不要な未反応の白金を除去し
て第１の白金シリサイド電極１９を形成する。
リサイドを生成する金属、例えば白金を全面に２０〜４
．０ ｎ ｍの厚さに被着し、熱処理を行い、第１の多
結晶シリコン層コ。４の上に一定の厚さの白金シリサイ
ドを生成させる。その後、不要な未反応の白金を除去し
て第１の白金シリサイド電極１９を形成する。
次に、第１図（ｃ）に示すように、全面に第２の多結晶
シリコン層１５を蒸着法あるいは、スパッタ法により１
００ ｎ ｍ程度の厚さに形成した後、今後は配線を形
成するためのパターニングを行なう。
シリコン層１５を蒸着法あるいは、スパッタ法により１
００ ｎ ｍ程度の厚さに形成した後、今後は配線を形
成するためのパターニングを行なう。
次に、第１図（ｄ）に示すように、第２の金属シリサイ
１〜を生成する金属、例えは白金を全面に８０〜１１０
０ｎの厚さに被着し、熱処理を行い、第１及び第２の多
結晶シリコン層１４．１．５の表面に所定の層抵抗を有
する白金シリサイド配線１７、白金シリサイド電極１８
を形成する。その後、不要な未反応の白金を除去する。
１〜を生成する金属、例えは白金を全面に８０〜１１０
０ｎの厚さに被着し、熱処理を行い、第１及び第２の多
結晶シリコン層１４．１．５の表面に所定の層抵抗を有
する白金シリサイド配線１７、白金シリサイド電極１８
を形成する。その後、不要な未反応の白金を除去する。
以上の方法により電極部分、配線部分のそれぞれに所望
の厚さの多結晶シリコン層を有し、かつ低い層抵抗（こ
の場合約５Ω／口）の配線か得られる。
の厚さの多結晶シリコン層を有し、かつ低い層抵抗（こ
の場合約５Ω／口）の配線か得られる。
以上説明したように、電極部分に第１の金属シリサイド
層を形成した後、配線部分と第２の金属シリサイ１へ層
を形成することにより、低層抵抗で低配線間容量で、段
差が小さく、エレク）〜ロマイクレーション耐性にも優
れた金属シリサイド配線と超シャロージヤンクションに
も対応できうる高歩留りの電極引き出し部分を有する半
導体装置を得ることかできる。
層を形成した後、配線部分と第２の金属シリサイ１へ層
を形成することにより、低層抵抗で低配線間容量で、段
差が小さく、エレク）〜ロマイクレーション耐性にも優
れた金属シリサイド配線と超シャロージヤンクションに
も対応できうる高歩留りの電極引き出し部分を有する半
導体装置を得ることかできる。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した断面図、第２図（ａ）〜（ｃ）は従
来の半導体装置の製造方法の一例を説明するための工程
順に示した断面図である。 １．０．２０・・半導体基板、１１．２］・・・素子分
離用絶縁膜、１２．２２・・・絶縁膜、１３．２３・・
・エミッタコンタクト、１４．．２４・・・第１の多結
晶シリコン層、］５・・第２の多結晶シリコン層、１６
・・・白金層、１．７．２７・・・第２の白金シリサイ
ド配線、１８．２８・・第２の白金シリサイド電極、１
９・・第１の白金シリサイド電極。
めの工程順に示した断面図、第２図（ａ）〜（ｃ）は従
来の半導体装置の製造方法の一例を説明するための工程
順に示した断面図である。 １．０．２０・・半導体基板、１１．２］・・・素子分
離用絶縁膜、１２．２２・・・絶縁膜、１３．２３・・
・エミッタコンタクト、１４．．２４・・・第１の多結
晶シリコン層、］５・・第２の多結晶シリコン層、１６
・・・白金層、１．７．２７・・・第２の白金シリサイ
ド配線、１８．２８・・第２の白金シリサイド電極、１
９・・第１の白金シリサイド電極。
Claims (1)
- エミッタ形成のためのコンタクトを開孔する工程と、第
１の多結晶シリコン層を全面に形成しエミッタ形成のた
めの不純物を導入する工程と、前記多結晶シリコン層を
エミッタ電極部分が少なくとも残存する様にホトレジス
ト等をマスクとして選択的にエッチング除去する工程と
、全面に第１の金属シリサイドを形成する金属を被着し
て熱処理を行う工程と、第２の多結晶シリコン層を全面
に形成する工程と、第２の多結晶シリコン層を配線の為
のパターンが残存する様にホトレジスト等をマスクとし
て選択的にエッチング除去する工程と、全面に第２の金
属シリサイドを形成する金属を被着して熱処理を行い金
属シリサイド電極・配線層を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15162889A JPH0314226A (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15162889A JPH0314226A (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0314226A true JPH0314226A (ja) | 1991-01-22 |
Family
ID=15522697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15162889A Pending JPH0314226A (ja) | 1989-06-13 | 1989-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0314226A (ja) |
-
1989
- 1989-06-13 JP JP15162889A patent/JPH0314226A/ja active Pending
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