JPH02275671A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02275671A JPH02275671A JP9795289A JP9795289A JPH02275671A JP H02275671 A JPH02275671 A JP H02275671A JP 9795289 A JP9795289 A JP 9795289A JP 9795289 A JP9795289 A JP 9795289A JP H02275671 A JPH02275671 A JP H02275671A
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- Japan
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- polycrystalline silicon
- wiring
- silicide
- silicon film
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、金属シリサイド電極配線を有する半導体装置
に関する。
に関する。
従来、半導体装置においては、白金シリサイド、チタン
シリサイド、タングステンシリサイド、モリブデンシリ
サイド等の金属シリサイドが半導体基板よりの電極引出
し、ショットキバリアダイオードのコンタクト、素子間
の相互配線等に使用されてきた。
シリサイド、タングステンシリサイド、モリブデンシリ
サイド等の金属シリサイドが半導体基板よりの電極引出
し、ショットキバリアダイオードのコンタクト、素子間
の相互配線等に使用されてきた。
第２図（ａ）〜（ｃ）は従来の半導体装置の製造方法の
一例を説明するための工程順に示した断面図である。
一例を説明するための工程順に示した断面図である。
まず、第２図（ａ）に示すように、シリコン基板１の上
に通常の方法により素子分離用のフィールド酸化膜２．
酸化′ｆＩＩＡ３を設け、酸化膜２を選択エッチしてエ
ミッタ形成用の開口部４を設ける。
に通常の方法により素子分離用のフィールド酸化膜２．
酸化′ｆＩＩＡ３を設け、酸化膜２を選択エッチしてエ
ミッタ形成用の開口部４を設ける。
多結晶シリコン膜５を堆積し、エミッタ形成のために、
例えばＡｓイオン６をイオン注入する。
例えばＡｓイオン６をイオン注入する。
次に、第２図（ｂ）に示すように、ホトリソグラフィ技
術を用いて多結晶シリコン膜５をパターニングして電極
部分５ａと配線部分５ｂを形成する。
術を用いて多結晶シリコン膜５をパターニングして電極
部分５ａと配線部分５ｂを形成する。
次に、第２図（ｃ）に示すように、シリサイドを形成す
る金属、例えば白金を全面に被着させて熱処理を行い、
多結晶シリコン膜の表面に白金シリサイド１８ａ、８ｂ
を形成する。白金シリサイド層の電極部分８ａと配線部
分８ｂの白金シリサイド層の厚さは、同等である。
る金属、例えば白金を全面に被着させて熱処理を行い、
多結晶シリコン膜の表面に白金シリサイド１８ａ、８ｂ
を形成する。白金シリサイド層の電極部分８ａと配線部
分８ｂの白金シリサイド層の厚さは、同等である。
本発明者の実験によれは、金属シリサイド層の層抵抗は
、基本的に金属シリサイド層の厚さに反比例して低下す
るが、金属シリサイド層の厚さがある厚さ以上になると
半導体基板に設けられたＰＮ接合を破壊してしまう事が
判明した。例えば、シリサイド用の金属として白金を用
いた場合、多結晶シリコン層の配線部分５ｂの厚さが被
着する白金の厚さと同等以上であれば、その層抵抗はそ
れほど変化しない。
、基本的に金属シリサイド層の厚さに反比例して低下す
るが、金属シリサイド層の厚さがある厚さ以上になると
半導体基板に設けられたＰＮ接合を破壊してしまう事が
判明した。例えば、シリサイド用の金属として白金を用
いた場合、多結晶シリコン層の配線部分５ｂの厚さが被
着する白金の厚さと同等以上であれば、その層抵抗はそ
れほど変化しない。
上述のように、金属シリサイド電極及び配線は、素子間
の相互配線部分においては配線の層抵抗を小さくするこ
とが要求されており、層抵抗を下げるためにはシリサイ
ド用金属層を厚く形成するとよいが、金属層を厚く形成
すると半導体基板の電極引出し部分の金属層も同様に厚
く形成されるため、半導体基板に浅く設けられたＰＮ接
合を破壊してしまうという欠点があった。特に、バイポ
ーラ型の集積回路において、エミッタ電極引出しを金属
シリサイドを用いて行う場合には、シリサイド用金属層
を厚くすると、エミッタ・ベース接合を破壊してしまう
なめ、シリサイド用金属層の厚さは、ＰＮ接合を破壊し
ない程度の厚さに制限する必要があった。
の相互配線部分においては配線の層抵抗を小さくするこ
とが要求されており、層抵抗を下げるためにはシリサイ
ド用金属層を厚く形成するとよいが、金属層を厚く形成
すると半導体基板の電極引出し部分の金属層も同様に厚
く形成されるため、半導体基板に浅く設けられたＰＮ接
合を破壊してしまうという欠点があった。特に、バイポ
ーラ型の集積回路において、エミッタ電極引出しを金属
シリサイドを用いて行う場合には、シリサイド用金属層
を厚くすると、エミッタ・ベース接合を破壊してしまう
なめ、シリサイド用金属層の厚さは、ＰＮ接合を破壊し
ない程度の厚さに制限する必要があった。
また、別の解決策として、多結晶シリコン膜の厚さを全
体的に厚くすることも行われているか、金属シリサイド
の配線部分が必要以上に厚くなるため、段差が大きくな
ったり、微細化が困難になるという欠点がある。さらに
、また、厚膜化は、金属シリサイド配線間容量も増大す
るという問題がある６ 〔課題を解決するための手段〕 本発明は、半導体基板に形成された能動領域に設けられ
る電極及び配線が多結晶シリコン層とその上に形成され
た金属シソサイド層との二重層で構成されている半導体
装置において、前記電極部分の多結晶シリコン層が他の
部分の多結晶シリコン層よりも厚く形成されていること
を特徴とする。
体的に厚くすることも行われているか、金属シリサイド
の配線部分が必要以上に厚くなるため、段差が大きくな
ったり、微細化が困難になるという欠点がある。さらに
、また、厚膜化は、金属シリサイド配線間容量も増大す
るという問題がある６ 〔課題を解決するための手段〕 本発明は、半導体基板に形成された能動領域に設けられ
る電極及び配線が多結晶シリコン層とその上に形成され
た金属シソサイド層との二重層で構成されている半導体
装置において、前記電極部分の多結晶シリコン層が他の
部分の多結晶シリコン層よりも厚く形成されていること
を特徴とする。
次に、本発明の実施例について図面を用いて説明する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した断面図である。
めの工程順に示した断面図である。
まず、第１図（ａ＞に示すように、シリコン基板１の上
に素子分離用のフィールド酸化膜２．酸化膜３を設け、
コンタクト用開口部４をあけ、全面に第１の多結晶シリ
コン膜５をＬ Ｐ ＣＶ Ｄ、法により例えば４００ｎ
ｍの厚さに堆積した後、エミッタを形成するための不純
物としてＡｓイオン６を加速エネルギー５０〜１． Ｏ
Ｏｋ ｅ Ｖ 、 ドーズ量３ Ｘ １０１５〜３ Ｘ
１０１６ｃｍ−２で注入し、アニールを行う。
に素子分離用のフィールド酸化膜２．酸化膜３を設け、
コンタクト用開口部４をあけ、全面に第１の多結晶シリ
コン膜５をＬ Ｐ ＣＶ Ｄ、法により例えば４００ｎ
ｍの厚さに堆積した後、エミッタを形成するための不純
物としてＡｓイオン６を加速エネルギー５０〜１． Ｏ
Ｏｋ ｅ Ｖ 、 ドーズ量３ Ｘ １０１５〜３ Ｘ
１０１６ｃｍ−２で注入し、アニールを行う。
次に、第１図（ｂ）に示すように、第１の多結晶シリコ
ン膜５をパターニングする。尚、上記のＡｓイオン注入
はこのパターニング後に行っても良い０次に、全面に、
第２の多結晶シリコン膜７をＬＰＣＶＤ法、蒸着法、ス
パッタ法等の方法により１００ｎ’ｍ程度の厚さに堆積
する。
ン膜５をパターニングする。尚、上記のＡｓイオン注入
はこのパターニング後に行っても良い０次に、全面に、
第２の多結晶シリコン膜７をＬＰＣＶＤ法、蒸着法、ス
パッタ法等の方法により１００ｎ’ｍ程度の厚さに堆積
する。
次に、第１図（ｃ）に示すように、配線を形成するため
に、第２の多結晶シリコン層７のパターニングを行う。
に、第２の多結晶シリコン層７のパターニングを行う。
配線を形成するためのパターニングの前または後に、第
２の多結晶シリコン膜７にエミッタ形成用不純物と同じ
型の不純物の導入及びアニールを行う。この不純物の導
入は、第１の多結晶シリコン膜５と同じ方法で行なって
もよいし、あるいは熱処理により第１の多結晶シリコン
膜５に導入済の不純物を第２の多結晶シリコン膜７へ拡
散させる方法でもよい。
２の多結晶シリコン膜７にエミッタ形成用不純物と同じ
型の不純物の導入及びアニールを行う。この不純物の導
入は、第１の多結晶シリコン膜５と同じ方法で行なって
もよいし、あるいは熱処理により第１の多結晶シリコン
膜５に導入済の不純物を第２の多結晶シリコン膜７へ拡
散させる方法でもよい。
次に、シリサイドを生成する金属、例えば白金を全面に
８０〜１１００ｎの厚さに被着し、白金層９を形成する
。
８０〜１１００ｎの厚さに被着し、白金層９を形成する
。
次に、第１図（ｄ）に示すように、熱処理して第１及び
第２の多結晶シリコン膜５，８の表面に一定の厚さの白
金シリサイドを生成させる。その後不要な未反応の白金
を除去し、白金シリサイドの電極１０ａ、配線１０ｂを
形成する。
第２の多結晶シリコン膜５，８の表面に一定の厚さの白
金シリサイドを生成させる。その後不要な未反応の白金
を除去し、白金シリサイドの電極１０ａ、配線１０ｂを
形成する。
以上の方法により、電極部分、配線部分それぞれに所望
の厚さの多結晶シリコン層を有し、かつ充分低い層抵抗
（この場合約５Ω／口）の配線が得られる。つまり、電
極部分の多結晶シリコン膜５は厚く形成されて半導体基
板に浅く設けられたＰＮ接合の破壊を防止し、配線部分
の多結晶シリコン膜７は薄く形成されて層抵抗を低くす
ることができる。
の厚さの多結晶シリコン層を有し、かつ充分低い層抵抗
（この場合約５Ω／口）の配線が得られる。つまり、電
極部分の多結晶シリコン膜５は厚く形成されて半導体基
板に浅く設けられたＰＮ接合の破壊を防止し、配線部分
の多結晶シリコン膜７は薄く形成されて層抵抗を低くす
ることができる。
以上説明したように、本発明は、金属シリサイド層と多
結晶シリコン層との二重層を電極及び配線に使用する半
導体装置において、電極部分の多結晶シリコン層を相対
的に厚く形成することによって浅いＰＮ接合の破壊を防
ぎ、配線部分の多結晶シリコン層を相対的に薄く形成す
るようにしたので、低層抵抗、低配線容量で、段差の小
さい配線を形成することができると共に高歩留りで半導
体装置を製造することができるという効果を有する。
結晶シリコン層との二重層を電極及び配線に使用する半
導体装置において、電極部分の多結晶シリコン層を相対
的に厚く形成することによって浅いＰＮ接合の破壊を防
ぎ、配線部分の多結晶シリコン層を相対的に薄く形成す
るようにしたので、低層抵抗、低配線容量で、段差の小
さい配線を形成することができると共に高歩留りで半導
体装置を製造することができるという効果を有する。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した断面図、第２図（ａ）〜（ｃ）は従
来の半導体装置の製造方法の一例を説明するための工程
順に示した断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・酸化膜、４・・・開口部、５・・・多結晶シリコ
ン膜、６・・・Ａｓイオン、７・・・多結晶シリコン膜
、８ａ、８ｂ・・・白金シリサイド層、９山白金層、１
０ａ、１０ｂ・・・白金シリ゛ナイド層。
めの工程順に示した断面図、第２図（ａ）〜（ｃ）は従
来の半導体装置の製造方法の一例を説明するための工程
順に示した断面図である。 １・・・シリコン基板、２・・・フィールド酸化膜、３
・・・酸化膜、４・・・開口部、５・・・多結晶シリコ
ン膜、６・・・Ａｓイオン、７・・・多結晶シリコン膜
、８ａ、８ｂ・・・白金シリサイド層、９山白金層、１
０ａ、１０ｂ・・・白金シリ゛ナイド層。
Claims (1)
- 半導体基板に形成された能動領域に設けられる電極及び
配線が多結晶シリコン層とその上に形成された金属シリ
サイド層との二重層で構成されている半導体装置におい
て、前記電極部分の多結晶シリコン層が他の部分の多結
晶シリコン層よりも厚く形成されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9795289A JPH02275671A (ja) | 1989-04-17 | 1989-04-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9795289A JPH02275671A (ja) | 1989-04-17 | 1989-04-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02275671A true JPH02275671A (ja) | 1990-11-09 |
Family
ID=14206007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9795289A Pending JPH02275671A (ja) | 1989-04-17 | 1989-04-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02275671A (ja) |
-
1989
- 1989-04-17 JP JP9795289A patent/JPH02275671A/ja active Pending
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