JPH03142776A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH03142776A JPH03142776A JP1281056A JP28105689A JPH03142776A JP H03142776 A JPH03142776 A JP H03142776A JP 1281056 A JP1281056 A JP 1281056A JP 28105689 A JP28105689 A JP 28105689A JP H03142776 A JPH03142776 A JP H03142776A
- Authority
- JP
- Japan
- Prior art keywords
- data
- data register
- sense amplifier
- input
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000004913 activation Effects 0.000 claims description 24
- 230000006870 function Effects 0.000 abstract description 7
- 230000003213 activating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 2
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリに関し、特に、ダイナミックメ
モリ等に代表され、メモリセルとデータレジスタとの間
のデータ転送機能を有する半導体メモリに関する。
モリ等に代表され、メモリセルとデータレジスタとの間
のデータ転送機能を有する半導体メモリに関する。
従来、この種の半導体メモリは、第２図に示すように、
ワード線ＷＬと、対をなすビット線ＢＬ、ＢＬと、トラ
ンジスタＱｌｌ及び容量素子Ｃ１ｌで形成されビット線
ＢＬ、ＢＬの一方及びワード線ＷＬと接続するメモリセ
ルＭＣＩとを備えたメモリセル部ｌと、トランジスタＱ
２５〜Ｑ２８で形成され２つの入出力端を備えたフリッ
プフロップ型のデータレジスタ２Ａと、制御信号φ１に
よりオン・オフするトランジスタＱ３１゜Ｑ３２を備え
このデータレジスタ２Ａの２つの入出力端とビット線Ｂ
Ｌ−ＢＬとの間データの伝達を行うデータ転送部３と、
活性化信号ＳＡ３により活性化し、ビット線ＢＬ−ＢＬ
間の差電圧を増幅するセンス増幅器４とを有する構成と
なっていた。
ワード線ＷＬと、対をなすビット線ＢＬ、ＢＬと、トラ
ンジスタＱｌｌ及び容量素子Ｃ１ｌで形成されビット線
ＢＬ、ＢＬの一方及びワード線ＷＬと接続するメモリセ
ルＭＣＩとを備えたメモリセル部ｌと、トランジスタＱ
２５〜Ｑ２８で形成され２つの入出力端を備えたフリッ
プフロップ型のデータレジスタ２Ａと、制御信号φ１に
よりオン・オフするトランジスタＱ３１゜Ｑ３２を備え
このデータレジスタ２Ａの２つの入出力端とビット線Ｂ
Ｌ−ＢＬとの間データの伝達を行うデータ転送部３と、
活性化信号ＳＡ３により活性化し、ビット線ＢＬ−ＢＬ
間の差電圧を増幅するセンス増幅器４とを有する構成と
なっていた。
メモリセル部１とデータレジスタ２人との間のデータ転
送は、制御信号φ１が電源電位の高レベルになるとトラ
ンジスタＱ３１．Ｑ３２が導通状態となり可能となる。
送は、制御信号φ１が電源電位の高レベルになるとトラ
ンジスタＱ３１．Ｑ３２が導通状態となり可能となる。
また制御信号φ１が接地電位の低レベルになるとトラン
ジスタＱ３１゜Ｑ３２が非導通状態となりデータ転送は
不可能となる。
ジスタＱ３１゜Ｑ３２が非導通状態となりデータ転送は
不可能となる。
メモリセル部１からデータレジスタ２Ａへデータを転送
する場合は、予め活性化信号ＳＡ３を活性化レベルにし
メモリセル部１のデータをセンス増幅器４で増幅してビ
ット１ｉＢＬ、ＢＬに伝えておく。
する場合は、予め活性化信号ＳＡ３を活性化レベルにし
メモリセル部１のデータをセンス増幅器４で増幅してビ
ット１ｉＢＬ、ＢＬに伝えておく。
ここでデータ転送開始前、ビット線ＢＬ及びデータレジ
スタ２Ａの入出力端ＤＯが高レベル、ビット線ＢＬ及び
データレジスタ２Ａの入出力端Ｄ○が低レベルである場
合、制御信号φ１が高レベルになると、センス贈幅器４
によりデータレジスタ２Ａの入出力端Ｄｏに電荷供給が
行われるが、この時データレジスタ２Ａのトランジスタ
Ｑ２５〜Ｑ２８によってデータの増幅及び帰還が行なわ
れ、センス増幅器４．データ転送部３．データレジスタ
２Ａを構成する各トランジスタの能力比でデータレジス
タ２Ａの入出力端Ｄｏ、Ｄ○の電位が決定されるように
なっている。
スタ２Ａの入出力端ＤＯが高レベル、ビット線ＢＬ及び
データレジスタ２Ａの入出力端Ｄ○が低レベルである場
合、制御信号φ１が高レベルになると、センス贈幅器４
によりデータレジスタ２Ａの入出力端Ｄｏに電荷供給が
行われるが、この時データレジスタ２Ａのトランジスタ
Ｑ２５〜Ｑ２８によってデータの増幅及び帰還が行なわ
れ、センス増幅器４．データ転送部３．データレジスタ
２Ａを構成する各トランジスタの能力比でデータレジス
タ２Ａの入出力端Ｄｏ、Ｄ○の電位が決定されるように
なっている。
従って、正しくデータ転送をするために、センス増幅器
４とデータ転送部３の駆動能力を、データレジスタ２Ａ
を反転させるに十分な大きさに設定しである。
４とデータ転送部３の駆動能力を、データレジスタ２Ａ
を反転させるに十分な大きさに設定しである。
そして制御信号φ１が低レベルになると、データレジス
タ２Ａの入出力端Ｄ○は高レベル、入出力端Ｄｏは低レ
ベルの状態でデータ保持動作が行われる。
タ２Ａの入出力端Ｄ○は高レベル、入出力端Ｄｏは低レ
ベルの状態でデータ保持動作が行われる。
データレジスタ２Ａからメモリセル部ｌヘデータ転送す
る場合、データレジスタ２Ａの入出力端Ｄ○が高レベル
、入出力端Ｄ○が低レベルであるとすると、制御信号φ
１が高レベルになると、データレジスタ２Ａの入出力端
Ｄｏとビット線ＢＬがトランジスタＱ３１を介し、入出
力端り。
る場合、データレジスタ２Ａの入出力端Ｄ○が高レベル
、入出力端Ｄ○が低レベルであるとすると、制御信号φ
１が高レベルになると、データレジスタ２Ａの入出力端
Ｄｏとビット線ＢＬがトランジスタＱ３１を介し、入出
力端り。
とビット線ＢＬがトランジスタＱ３２を介してそれぞれ
接続される。
接続される。
Ｖ ｃｃ／ ２プリチヤ一ジ方式の場合、ビット線ＢＬ
、ＢＬはこの接続時点直前にはＶ ｃ ｃ ／ ２レベ
ルとなっているため、制御信号φ１が高レベルになるこ
とにより、データレジスタ２Ａの入出力端Ｄｏ、Ｄｏは
、それぞれビット線ＢＬ、ＢＬとの容量分割によって決
まるレベルに電位変動する。
、ＢＬはこの接続時点直前にはＶ ｃ ｃ ／ ２レベ
ルとなっているため、制御信号φ１が高レベルになるこ
とにより、データレジスタ２Ａの入出力端Ｄｏ、Ｄｏは
、それぞれビット線ＢＬ、ＢＬとの容量分割によって決
まるレベルに電位変動する。
通常、データレジスタ２Ａの入出力端Ｄｏ、Ｄ○の容量
はビット線ＢＬ、ＢＬの容量より小さいため、データレ
ジスタ２Ａの入出力端Ｄｏ、Ｄ○のレベルはＶ ｃｃ／
２レベル近くに変動する。
はビット線ＢＬ、ＢＬの容量より小さいため、データレ
ジスタ２Ａの入出力端Ｄｏ、Ｄ○のレベルはＶ ｃｃ／
２レベル近くに変動する。
一方、ビット線ＢＬはトランジスタＱ２７により低レベ
ルへ、ビット線ＢＬはトランジスタ２６により高レベル
へそれぞれ遷移を始める。
ルへ、ビット線ＢＬはトランジスタ２６により高レベル
へそれぞれ遷移を始める。
そして、制御信号φ１が高レベルになった後の一定遅延
時間後に、活性化信号ＳＡ３によりセンス増幅器４が作
動すると、センス増幅器４により電荷供給されてビット
線ＢＬを高レベルに、ビット線ＢＬを低レベルに至らし
めるようになっている。
時間後に、活性化信号ＳＡ３によりセンス増幅器４が作
動すると、センス増幅器４により電荷供給されてビット
線ＢＬを高レベルに、ビット線ＢＬを低レベルに至らし
めるようになっている。
上述した従来の半導体メモリは、データレジスタ２Ａか
らビット線ＢＬ、ＢＬへのデータ転送を行なう際、デー
タレジスタ２Ａの入出力端Ｄｏ、Ｄｏがビット線レベル
の干渉を受ける構造となっているため、このデータ転送
時、データレジスタ２Ａを構成するトランジスタを介し
電源・接地間に貫通電流が流れる欠点があり、また、ビ
ット線ＢＬ、ＢＬからデータレジスタ２Ａへのデータ転
送を行なう際、データレジスタ２＾の入出力端Ｄｏ、Ｄ
ｏがセンス増幅器４の入出力端と接続される構造となっ
ているため、このデータ転送時、データレジスタ２Ａを
構成するトランジスタと、センス増幅器４を構成するト
ランジスタを介して電源・接地間に貫通電流が流れる欠
点がある。
らビット線ＢＬ、ＢＬへのデータ転送を行なう際、デー
タレジスタ２Ａの入出力端Ｄｏ、Ｄｏがビット線レベル
の干渉を受ける構造となっているため、このデータ転送
時、データレジスタ２Ａを構成するトランジスタを介し
電源・接地間に貫通電流が流れる欠点があり、また、ビ
ット線ＢＬ、ＢＬからデータレジスタ２Ａへのデータ転
送を行なう際、データレジスタ２＾の入出力端Ｄｏ、Ｄ
ｏがセンス増幅器４の入出力端と接続される構造となっ
ているため、このデータ転送時、データレジスタ２Ａを
構成するトランジスタと、センス増幅器４を構成するト
ランジスタを介して電源・接地間に貫通電流が流れる欠
点がある。
更に、センス増幅器４及びデータ転送部３のトランジス
タの駆動能力をデータレジスタ２Ａの状態を反転させる
に充分な大きさに設定する必要があり、センス増幅器４
及びデータ転送部３のトランジスタとデータレジスタ２
Ａのトランジスタとを、駆動能力の相関関係を保ちなが
ら設計しなければならず、設計が複雑であるという欠点
がある。
タの駆動能力をデータレジスタ２Ａの状態を反転させる
に充分な大きさに設定する必要があり、センス増幅器４
及びデータ転送部３のトランジスタとデータレジスタ２
Ａのトランジスタとを、駆動能力の相関関係を保ちなが
ら設計しなければならず、設計が複雑であるという欠点
がある。
本発明の目的は、データレジスタ及びセンス増幅器の貫
通電流を防止することができ、かつこれらの設計を容易
にすることができる半導体メモリを提供することにある
。
通電流を防止することができ、かつこれらの設計を容易
にすることができる半導体メモリを提供することにある
。
本発明の半導体メモリは、ワード線と、対をなす第１及
び第２のビット線と、これらビット線の１つ及び前記ワ
ード線と接続するメモリセルとを備えたメモリセル部と
、第１及び第２の入出力端子をもち第１の活性化信号に
より活性化してこの第１及び第２の入出力端に供給され
たデータを増幅し保持するデータレジスタと、このデー
タレジスタの第１及び第２の入出力端と前記第１及び第
２のビット線との間にそれぞれ対応して設けられ、制御
信号に従ってオン・オフしデータの転送を行う第１及び
第２のトランジスタを備えたデータ転送部と、前記第１
及び第２のビット線とそれぞれ対応して接続する第１及
び第２の入出力端をもち第２の活性化信号により活性化
してこの第１及び第２の入出力端に供給されたデータを
増幅して出力するセンス増幅器とを有している。
び第２のビット線と、これらビット線の１つ及び前記ワ
ード線と接続するメモリセルとを備えたメモリセル部と
、第１及び第２の入出力端子をもち第１の活性化信号に
より活性化してこの第１及び第２の入出力端に供給され
たデータを増幅し保持するデータレジスタと、このデー
タレジスタの第１及び第２の入出力端と前記第１及び第
２のビット線との間にそれぞれ対応して設けられ、制御
信号に従ってオン・オフしデータの転送を行う第１及び
第２のトランジスタを備えたデータ転送部と、前記第１
及び第２のビット線とそれぞれ対応して接続する第１及
び第２の入出力端をもち第２の活性化信号により活性化
してこの第１及び第２の入出力端に供給されたデータを
増幅して出力するセンス増幅器とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、ワード線ＷＬと、対をなす第１及び第２
のビット線ＢＬ、ＢＬと、トランジスタＱｌｌと容量素
子Ｃ１ｌとで形成されビット線ＢＬ、ＢＬ″の１つ及び
ワード線ＷＬと接続するメモリセルＭＣＩとを備えたメ
モリセル部１と、第１及び第２の入出力端Ｄｏ、Ｄｏを
もち第１の活性化信号ＳＡＩ、ＳＡＩにより活性化して
この第１及び第２の入出力端Ｄｏ、Ｄｏに供給されたデ
ータを増幅し保持するデータレジスタ２と、このデータ
レジスタ２の第１及び第２の入出力端Ｄｏ、Ｄｏと第１
及び第２のビット線ＢＬ、ＢＬとの間にそれぞれ対応し
て設けられ制御信号φｌに従ってオン・オフしデータの
転送を行う第１及び第２のトランジスタＱ３１．Ｑ３２
を備えたデータ転送部３と、第１及び第２のビット線と
それぞれ対応して接続する第１及び第２の入出力端をも
ち第２の活性化信号ＳＡ２により活性化してこの第１及
び第２の入出力端に供給されたデーｌを増幅して出力す
るセンス増幅器４とを有する構成となっている。
のビット線ＢＬ、ＢＬと、トランジスタＱｌｌと容量素
子Ｃ１ｌとで形成されビット線ＢＬ、ＢＬ″の１つ及び
ワード線ＷＬと接続するメモリセルＭＣＩとを備えたメ
モリセル部１と、第１及び第２の入出力端Ｄｏ、Ｄｏを
もち第１の活性化信号ＳＡＩ、ＳＡＩにより活性化して
この第１及び第２の入出力端Ｄｏ、Ｄｏに供給されたデ
ータを増幅し保持するデータレジスタ２と、このデータ
レジスタ２の第１及び第２の入出力端Ｄｏ、Ｄｏと第１
及び第２のビット線ＢＬ、ＢＬとの間にそれぞれ対応し
て設けられ制御信号φｌに従ってオン・オフしデータの
転送を行う第１及び第２のトランジスタＱ３１．Ｑ３２
を備えたデータ転送部３と、第１及び第２のビット線と
それぞれ対応して接続する第１及び第２の入出力端をも
ち第２の活性化信号ＳＡ２により活性化してこの第１及
び第２の入出力端に供給されたデーｌを増幅して出力す
るセンス増幅器４とを有する構成となっている。
データレジスタ２は、Ｐ型及びＮ型のトランジスタＱ２
１．Ｑ２３から成るＣＭＯＳ型インバータと、同様にＰ
型及びＮ型のトランジスタＱ２２゜Ｑ２４から成るＣＭ
ＯＳインバータの出力端と入力端とをそれぞれ接続して
形成され、データレジスタとしての機能のほか、センス
増幅器としての機能も兼ね備えている。
１．Ｑ２３から成るＣＭＯＳ型インバータと、同様にＰ
型及びＮ型のトランジスタＱ２２゜Ｑ２４から成るＣＭ
ＯＳインバータの出力端と入力端とをそれぞれ接続して
形成され、データレジスタとしての機能のほか、センス
増幅器としての機能も兼ね備えている。
メモリセル部１からデータレジスタ２ヘデータ転送する
場合は、制御信号φ１を高レベルにしてトランジスタＱ
３１．Ｑ３２をオンにしておく。
場合は、制御信号φ１を高レベルにしてトランジスタＱ
３１．Ｑ３２をオンにしておく。
そして第２の活性化信号ＳＡ２を活性化レベルにしてセ
ンス増幅器４を動作させ、このセンス増幅器４の動作開
始直後（はぼ同時〉に第１の活性化信号ＳＡＩ、ＳＡＩ
をプリチャージレベルからそれぞれ高レベル、低レベル
にすることにより、データレジスタ２を動作させ、メモ
リセル部１のデータを増幅する。
ンス増幅器４を動作させ、このセンス増幅器４の動作開
始直後（はぼ同時〉に第１の活性化信号ＳＡＩ、ＳＡＩ
をプリチャージレベルからそれぞれ高レベル、低レベル
にすることにより、データレジスタ２を動作させ、メモ
リセル部１のデータを増幅する。
次に、制御信号φ１を低レベルにすることによりトラン
ジスタＱ３１．Ｑ３２がオフになると、データレジスタ
２の入出力端Ｄｏ、Ｄｏとビット線ＢＬ、ＢＬとの間は
非導通になり、以後データレジスタ２のデータ保持動作
が行なわれ、メモリセル部ｌからデータレジスタ２への
データ転送が行なわれたことになる。
ジスタＱ３１．Ｑ３２がオフになると、データレジスタ
２の入出力端Ｄｏ、Ｄｏとビット線ＢＬ、ＢＬとの間は
非導通になり、以後データレジスタ２のデータ保持動作
が行なわれ、メモリセル部ｌからデータレジスタ２への
データ転送が行なわれたことになる。
データレジスタ２からメモリセル部上へデータ転送する
場合は、制御信号φ１を高レベルにすることによりトラ
ンジスタＱ３１．Ｑ３２をオンにすると、データレジス
タ２の入出力端Ｄｏ、Ｄ○とビット線ＢＬ、ＢＬとの間
は導通になり、ビット線ＢＬ、ＢＬはデータレジスタ２
により電荷供給され、データレジスタ２からメモリセル
部１へのデータ転送が行なわれたことになる。
場合は、制御信号φ１を高レベルにすることによりトラ
ンジスタＱ３１．Ｑ３２をオンにすると、データレジス
タ２の入出力端Ｄｏ、Ｄ○とビット線ＢＬ、ＢＬとの間
は導通になり、ビット線ＢＬ、ＢＬはデータレジスタ２
により電荷供給され、データレジスタ２からメモリセル
部１へのデータ転送が行なわれたことになる。
この時、トランジスタＱ３１．Ｑ３２がオンになってか
ら一定時間後に第２の活性化信号ＳＡ２を活性化レベル
にし、センス増幅器４を動作させてビット線ＢＬ、ＢＬ
への電荷供給を助ける。
ら一定時間後に第２の活性化信号ＳＡ２を活性化レベル
にし、センス増幅器４を動作させてビット線ＢＬ、ＢＬ
への電荷供給を助ける。
また、制御信号φ１を低レベルにしてトランジスタＱ３
１．Ｑ３２をオフにし、データレジスタ２にデータを保
持させている時に、メモリセル部１のデータをビット線
ＢＬ、ＢＬに伝える必要がある時は、センス増幅器４に
よりメモリセル部１のデータを増幅してビット線ＢＬ、
ＢＬに伝える。
１．Ｑ３２をオフにし、データレジスタ２にデータを保
持させている時に、メモリセル部１のデータをビット線
ＢＬ、ＢＬに伝える必要がある時は、センス増幅器４に
よりメモリセル部１のデータを増幅してビット線ＢＬ、
ＢＬに伝える。
このように、データレジスタにセンス増幅器の機能をも
たせ、かつデータ転送部３のオン・オフタイミング、デ
ータレジスタ２及びセンス増幅器４の活性化のタイミン
グを制御することにより、データレジスタ２及びセンス
増幅器４の貫通電流を、防止することができる。
たせ、かつデータ転送部３のオン・オフタイミング、デ
ータレジスタ２及びセンス増幅器４の活性化のタイミン
グを制御することにより、データレジスタ２及びセンス
増幅器４の貫通電流を、防止することができる。
また、データレジスタ２とセンス増幅器４を構成するト
ランジスタの駆動能力の相関関係を考慮する必要がなく
なり、設計が容易となる。
ランジスタの駆動能力の相関関係を考慮する必要がなく
なり、設計が容易となる。
以上説明したように本発明は、データレジスタにセンス
増幅器としての機能をもたせ、またデータ転送部のオン
・オフタイミング及びデータレジスタ、センス増幅器の
活性化のタイミングを制御する構成とすることにより、
データレジスタ及びセンス増幅器の貫通電流を防止する
ことができ、かつこれらの設計を容易にすることができ
る効果がある。
増幅器としての機能をもたせ、またデータ転送部のオン
・オフタイミング及びデータレジスタ、センス増幅器の
活性化のタイミングを制御する構成とすることにより、
データレジスタ及びセンス増幅器の貫通電流を防止する
ことができ、かつこれらの設計を容易にすることができ
る効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体メモリの一例を示す回路図である。 １・・・メモリセル部、２．２Ａ・・・データレジスタ
、３・・・データ転送部、４・・・センス増幅器、ＢＬ
。 ＢＬ・・・ビット線、Ｃ１ｌ・・・容量素子、ＭＣ１・
・・メモリセル、Ｑｌｌ、Ｑ２１〜Ｑ２８．Ｑ３１゜Ｑ
３２・・・トランジスタ、ＷＬ・・・ワード線。
の半導体メモリの一例を示す回路図である。 １・・・メモリセル部、２．２Ａ・・・データレジスタ
、３・・・データ転送部、４・・・センス増幅器、ＢＬ
。 ＢＬ・・・ビット線、Ｃ１ｌ・・・容量素子、ＭＣ１・
・・メモリセル、Ｑｌｌ、Ｑ２１〜Ｑ２８．Ｑ３１゜Ｑ
３２・・・トランジスタ、ＷＬ・・・ワード線。
Claims (1)
- 【特許請求の範囲】 １、ワード線と、対をなす第１及び第２のビット線と、
これらビット線の１つ及び前記ワード線と接続するメモ
リセルとを備えたメモリセル部と、第１及び第２の入出
力端子をもち第１の活性化信号により活性化してこの第
１及び第２の入出力端に供給されたデータを増幅し保持
するデータレジスタと、このデータレジスタの第１及び
第２の入出力端と前記第１及び第２のビット線との間に
それぞれ対応して設けられ、制御信号に従つてオン・オ
フしデータの転送を行う第１及び第２のトランジスタを
備えたデータ転送部と、前記第１及び第２のビット線と
それぞれ対応して接続する第１及び第２の入出力端をも
ち第２の活性化信号により活性化してこの第１及び第２
の入出力端に供給されたデータを増幅して出力するセン
ス増幅器とを有することを特徴とする半導体メモリ。 ２、メモリセル部のデータをデータレジスタへ転送する
ときは、制御信号を活性化レベルにした後、第２の活性
化信号を活性化レベルとしてこの直後に第１の活性化信
号を活性化レベルとし、前記データレジスタのデータを
前記メモリセル部へ転送するときは、前記制御信号を活
性化レベルにした後、前記第２の活性化信号を活性化レ
ベルとする請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281056A JP2552009B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281056A JP2552009B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142776A true JPH03142776A (ja) | 1991-06-18 |
| JP2552009B2 JP2552009B2 (ja) | 1996-11-06 |
Family
ID=17633694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281056A Expired - Lifetime JP2552009B2 (ja) | 1989-10-27 | 1989-10-27 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2552009B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034084A (ja) * | 2006-06-21 | 2008-02-14 | Toshiba Corp | メモリセル間でのデータ転送のためのシステムおよび方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142794A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置のセンスアンプ系 |
| JPH01229492A (ja) * | 1988-03-10 | 1989-09-13 | Oki Electric Ind Co Ltd | 半導体メモリの制御方法 |
-
1989
- 1989-10-27 JP JP1281056A patent/JP2552009B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142794A (ja) * | 1984-08-03 | 1986-03-01 | Toshiba Corp | 半導体記憶装置のセンスアンプ系 |
| JPH01229492A (ja) * | 1988-03-10 | 1989-09-13 | Oki Electric Ind Co Ltd | 半導体メモリの制御方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034084A (ja) * | 2006-06-21 | 2008-02-14 | Toshiba Corp | メモリセル間でのデータ転送のためのシステムおよび方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2552009B2 (ja) | 1996-11-06 |
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