JPH03143114A - デューテイフアクタ補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 クロックのデユーティファクタを補正する際に使用する
デユーティファクタ補正回路に関し、この回路の小型化
を図ることを目的とし、クロックが入力した時、入力ク
ロックに対して時間Ｔ、２Ｔ・・ｎＴ遅延したｎ系列の
遅延クロックを生成する遅延クロック生成手段と該遅延
クロック生成手段から出力されるｎ系列の遅延クロック
のうち、入力する第１の選択信号に対応する遅延りロン
クを選択し１選択した遅延クロック相互の論理和を取っ
て得られた第１の補正中パルスと該入力クロックとの論
理積を取ってデユーティファクタを補正したクロックを
生成する第１の補正クロック生成手段と該遅延クロック
生成手段から出力されるｎ系列の遅延クロックのうち、
入力する第２の選択信号に対応する遅延クロックを選択
し２選択した遅延クロック相互の論理積を取って得られ
た第２の補正中パルスと入力クロックとの論理和を取っ
てデユーティファクタを補正したクロックを生成する第
２の補正クロック生成手段と入力する切替信号の状態に
対応して第１．第２の補正クロック生成手段の出力のう
ち、いずれか一方の補正クロック生成手段の出力を送出
する切替手段とを有する様に構成する。

〔産業上の利用分野〕

本発明はクロックのデユーティファクタを補正する際に
使用するデユーティファクタ補正回路に関するものであ
る。

一般に、高速動作を行うディジタル通信装置に搭載され
ているＬＳｉ間ではデータとクロック（以下、　ＣＫと
省略する）の受は渡しが行われるが、これにより（Ｊの
デユーティファクタが変化する場合がある。

例えば、ＣＸがＬＳｉ中のゲートを通過する毎に。

立ち上がりが遅れ、立ち下がりが立ち上がりの遅れより
も少し後れて立ち下がる場合にはパルスのＨレベルの部
分が広がり、デユーティファクタが増加するる。

今、第４図（ａ）に示すＬＳｉ中のゲートが第４図い）
−のに示す入力データをこのデータに同期したＣＫを用
いて取り込む際、　ＣＫを反転し１反転ＣＫの立ち上が
り点で取り込む場合がある。

この時、第４図中）−■に示すＣＫ（反転前のＣＫを示
す）の立ち下がり点で取り込むことになるが。

ＣＫのデユーティファクタが約５０χの時はデータのほ
ぼ中央付近で取り込むので１ゲートはデータを正しく取
り込む。

しかし、第４図−■“に示す様にデユーティファクタが
増加した時はデータの変化点の付近になるので、ゲート
はデータを正しく取り込めず、誤動作する場合がある。

そこで、デユーティファクタが約５０χになる様に補正
する必要があるが、この時、装置の小型化に対応して、
このデユーティファクタ補正回路も小型化を図ることが
必要である。

〔従来の技術］ 第５図は従来例のブロック図、第６図は第５図の動作説
明図を示す。

以下、第６図を参照して第５図の動作を説明する。

先ず、入力するＣＫをフィルタ１１で正弦波に変換した
後、可変抵抗器ＲＶ、、ＲＶｒを用いて正弦波の中心電
圧ａをＩＣのしきい値レベルに一致させ、波形変換器１
２でデユーティファクタが５０χのＣＫに変換する。そ
して５位相調整器１３でこのＣＫの位相が入力データの
位相と所定の位相関係になる様に調整して送出する。

尚、可変抵抗器Ｒν、、　ＲＶ２を調整して２例えば電
圧すにすればデユーティファクタは小さくなる。

〔発明が解決しようとする課題〕

ここで、デユーティファクタ補正回路は上記の様にアナ
ログ回路を用いているので、フィルタ。

可変抵抗器、コンデンサなどを含んでいる。この為、実
装効率が悪く、小型化が困難であると云う問題がある。

本発明はデユーティファクタ補正回路の小型化を図るこ
とを目的とする。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、２はクロックが入力した時、入力クロックに対し
て時間Ｔ、２Ｔ・・ｎＴ遅延したｎ系列の遅延クロック
を生成する遅延クロック生成手段で、３は該遅延クロッ
ク生成手段から出力されるｎ系列の遅延クロックのうち
、入力する第１の選択信号に対応する遅延クロックを選
択し１選択した遅延クロック相互の論理積を取って得ら
れた第１の補正巾パルスと該入力クロックとの論理和を
取ってデユーティファクタを補正したクロックを生成す
る第１の補正クロック生成手段である。

また、４は該遅延クロック生成手段から出力されるｎ系
列の遅延クロックのうち１入力する第２の選択信号に対
応する遅延クロックを選択し１選択した遅延クロック相
互の論理積を取って得られた第２の補正巾パルスと入力
クロックとの論理和を取ってデユーティファクタを補正
したクロックを生成する第２の補正クロック生成手段で
、５は入力する切替信号の状態に対応して第１．第２の
補正クロック生成手段の出力のうち、いずれか一方の補
正クロック生成手段の出力を送出する切替手段である。

〔作用〕

本発明は入力クロックを遅延量の異なる経路を通すこと
により位相差のある複数系列のクロックを生威し、これ
を選択して入力クロックのデユーティファクタを補正す
る。

即ち、入力クロックのデユーティファクタを増加させる
時は選択した遅延クロックの論理積を取った後に入力ク
ロックとＨレベルを合威し、入力クロックのデユーティ
ファクタを減少させる時は遅延クロックの論理和を取っ
た後に入力クロックとＬレベルを台底することによりデ
ユーティファクタを補正するが、この補正回路は論理素
子のみで構成されているので、　ＬＳｉの中に取り込む
ことができ２回路の小型化が図られる。

〔実施例〕

第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図で２第３図（ａ）はデユーティファクタ増
加の場合、第３図（ｂ）はデユーティファクタ減少の場
合を示す。

ここで、第３図中の左側の符号は第２図中の同じ符号の
部分の波形を示す。また、ゲート２１〜２４は遅延クロ
ック生成手段２の構成分、　ＮＡＮＤゲート３１〜３５
．　ＯＲゲート３６は第１の補正クロック生成手段３の
構成部分、　ＮＯＲゲート４１〜４５．　ＡＮＤゲート
４６、インバータ４７は第２の補正クロック生成手段４
の構成部分、切替器５１は切替手段５の構成部分を示す
。

以下、ｎ−４として第３図を参照して第２図の動作を説
明する。尚、第２図のＮＡＮＤゲート３１〜３５とＯＲ
ゲート３６はデユーティファクタを増加する場合、　Ｎ
ＯＲゲート４１〜４５．　ＡＮＤゲート４６はデユーテ
ィファクタを減少する場合に使用する。

（１）デユーティファクタ増加の場合（第３図（ａ）参
照） 先ず、第３図（ａ）−のに示す様にデユーティファクタ
が約５０χよりも小さいＣにが入力すると、このＣＫは
分岐されて一部はＯＲゲート３６に１残りの部分は遅延
クロック生成手段２に加えられる。

この遅延クロック生成手段２は遅延時間Ｔ、のゲート２
１〜２４が４ヶ直列接続されていて、各ゲートの出力を
取り出せる様になっている。

そこで、各ゲートから時間Ｔヨ２Ｔ、、　３Ｔ、、　４
Ｔ。

ずつ遅延したＣにが第３図（ａ）−■〜■に示す様に得
られるが、これらのＣにはそれぞれ対応する）ＩＡＮＤ
ゲート３１〜３４に加えられる。ここで＋　ＴＩはゲー
１−２１〜２４の遅延時間を示す。

一方、これらのゲート３１〜３４には補正巾を選択する
選択信号、即ち第１の選択信号が外部から加えられるが
１　この選択信号を１１００とする。

これにより、　ＮＡＮＤゲート３１．３２にはｌが、　
ＮＡＮＤゲート３３．３４には０がそれぞれ加えられる
ので。

ＮＡＮＤゲート３１．３２から第３図（ａ）−■、■に
示す様に反転した入力波形が出力波形として送出される
が、　ＮＡＮＯゲー）３３．３４はオフ状態にあるので
第３図（ａ）−■、■に示す様にＨレベルの信号が送出
される。

ここで、上記の出力波形はＮＡＮＤゲートによる遅延時
間分だけ入力波形よりも遅延している。また第１の選択
信号は第３図（ａ）−のに示すＣＫのデユーティファク
タをどの程度、補正するかによってパターンが異なる。

さて、第３図（ａ）−■〜■に示すＮＡＮＤゲー）３１
〜３４の出力はＮＡＮＤゲート３５でＮＡＮＤが取られ
て第３図（ａ）−［相］に示す様な所望の長さのＨレヘ
ル（補正中）を持つデユーティファクタ補正パルスが得
られ、これがＯＲゲート３６に加えられる。

ここには、前記の様に入力ＣＭも加えられているので１
合成されて第３図（ａ）−＠に示す様にデユーティファ
クタが約５０χのＣＫが得られ、切替器５１に加えられ
る。この切替器には外部からの切替信号によりａ側を選
択するので２デユーテイフアクタが補正されたＣＫが外
部に送出される。

（２）デユーティファクタ減少の場合（第３図（ｂ）参
照） 先ず、第３図（１））−■に示す様にデユーティファク
タが約５０　Ｚよりも大きいＣＫが入力すると、このＣ
Ｋは分岐されて一部はＡＮＤゲート４６に、残りの部分
は遅延クロック生成手段２に加えられる。

遅延クロック生成手段では前記と同様に、遅延時間Ｔ、
のゲート２１〜２４から時間ＴＩ＋　２７．、３Ｔｌ、
　４Ｔ１ずつ遅延したＣにが第３図（ｂ）−■〜■に示
す様に得られるが、これらのＣＫはそれぞれ対応するＮ
ＯＲゲート４１〜４４に加えられる。

一方、これらのゲート４１〜４４にはインバータ４７を
介して第２の選択信号が外部から加えられるが。

この選択信号を００１１とする。

これにより、　ＮＯＲゲート４１．４２には０が、　Ｎ
ＯＲゲート４３．４４には１がそれぞれ加えられるので
。

ＮＯＲ’ｙ’　−）４１．４２力ラ第３図（ｂ）−６，
Ｑニ示ｔ＋１に反転した入力波形が出力波形として送出
されるが、　ＮＯＲゲート４３．４４はオフ状態にある
ので第３図中）−〇、■に示す様にＬレベルの信号が送
出される。

ここで、上記の出力波形はＮＯＲゲートによる遅延時間
分だけ遅延している。また、第２の選択信号は第３図（
１））−のに示すＣＭのデユーティファクタをどの程度
、補正するかによってパターンが異なる。

さて、第３図（ｂ）−■〜■に示すＮＯＲゲート４１〜
４４の出力はＮＯＲゲート４５でＮＯ′Ｒが取られて第
３図（１））−〇に示す様な所望の長さのＬレベル（補
正中）を持つデユーティファクタ補正パルスが得られ、
これがＡＮＤゲート４６に加えられる。

ここには、前記の様に入力ＣＫも加えられているので、
Ｌレヘルの部分が合成されて第３図（ｂ）−■に示す様
にデユーティファクタが約５０２のＧＫが得られ、切替
器５１に加えられる。この切替器には外部からの切替信
号によＩ／）ｂ側を選択しているので。

デユーティファクタが補正されたＣＸが外部に送出され
る。

これにより２入力ＣＫのデユーティファクタを約５０え
に補正することができるが、論理素子のみで構成されて
いるので、　ＬＳ４の中に取り込むことができ、この回
路の小型化が図られる。

〔発明の効果〕

以上詳細に説明した様に本発明によればデユーティファ
クタ補正回路の小型化が図られると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例のブロック図、第３図は第２図
の動作説明図、 第４図はデユーティファクタ補正回路使用例説明図、 第５図は従来例のブロック図、 第６図は第５図の動作説明図を示す。 図において、 ２は遅延クロック生成手段 ３は第１の補正クロック生成手段 ４は第２の補正クロック生成手段 ５は切替手段を示す。 木克明の滑埋ブロンク図 第　１　図 チューティファクタ！正回路便用例説明図第　　４　　
図 （（２） 第 図の動作説 孫３図（ての）） 明 図

Claims (1)

1. 【特許請求の範囲】 クロックが入力した時、入力クロックに対して時間Ｔ、
   ２Ｔ・・ｎＴ（ｎは正の整数）遅延したｎ系列の遅延ク
   ロックを生成する遅延クロック生成手段（２）と 該遅延クロック生成手段から出力されるｎ系列の遅延ク
   ロックのうち、入力する第１の選択信号に対応する遅延
   クロックを選択し、選択した遅延クロック相互の論理積
   を取って得られた第１の補正巾パルスと該入力クロック
   との論理和を取ってデューティファクタを補正したクロ
   ックを生成する第１の補正クロック生成手段（３）と 該遅延クロック生成手段から出力されるｎ系列の遅延ク
   ロックのうち、入力する第２の選択信号に対応する遅延
   クロックを選択し、選択した遅延クロック相互の論理和
   を取って得られた第２の補正巾パルスと入力クロックと
   の論理積を取ってデューティファクタを補正したクロッ
   クを生成する第２の補正クロック生成手段（４）と 入力する切替信号の状態に対応して第１、第２の補正ク
   ロック生成手段の出力のうち、いずれか一方の補正クロ
   ック生成手段の出力を送出する切替手段（５）とを有す
   ることを特徴とするデューティファクタ補正回路。