JPH09181593A - ディジタル出力段回路 - Google Patents
ディジタル出力段回路Info
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- JPH09181593A JPH09181593A JP7338939A JP33893995A JPH09181593A JP H09181593 A JPH09181593 A JP H09181593A JP 7338939 A JP7338939 A JP 7338939A JP 33893995 A JP33893995 A JP 33893995A JP H09181593 A JPH09181593 A JP H09181593A
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- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】ＬＳＩのピン数を減らし且つＬＳＩのスプリア
ス対策コストを大幅に削減できるディジタル出力段回路
を提供すること。 【解決手段】複数ビットデ−タそれぞれに応じて設けら
れ、これらビットデ−タをシステムクロックＣＰに同期
化させる第１の同期化回路101 と、システムクロックＣ
Ｐを入力し複数の電圧制御遅延段で構成されるＰＬＬ回
路51と、ＰＬＬ回路51の遅延段各々の出力をそれぞれ所
定クロックとして第１の同期化回路101 の各出力を同期
化する第２の同期化回路102 と、この同期化回路102 の
それぞれ位相のずれた出力信号を各々駆動するドライブ
回路61とを具備したことを特徴とする。
ス対策コストを大幅に削減できるディジタル出力段回路
を提供すること。 【解決手段】複数ビットデ−タそれぞれに応じて設けら
れ、これらビットデ−タをシステムクロックＣＰに同期
化させる第１の同期化回路101 と、システムクロックＣ
Ｐを入力し複数の電圧制御遅延段で構成されるＰＬＬ回
路51と、ＰＬＬ回路51の遅延段各々の出力をそれぞれ所
定クロックとして第１の同期化回路101 の各出力を同期
化する第２の同期化回路102 と、この同期化回路102 の
それぞれ位相のずれた出力信号を各々駆動するドライブ
回路61とを具備したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】この発明は特にディジタルＬ
ＳＩの出力段の同時スイッチングを防止するディジタル
出力段回路に関する。
ＳＩの出力段の同時スイッチングを防止するディジタル
出力段回路に関する。
【０００２】
【従来の技術】図４は従来適用されているディジタル出
力段回路の構成を示す回路図である。図中Ｄ1 ，Ｄ2 …
Ｄ8 は出力すべきデ−タ８ビットの信号を示しており、
例えば映像信号処理ＬＳＩにおける色信号８ビットの出
力信号を示している。データ信号Ｄ1 はＤ型フリップフ
ロップ（Ｄ−ＦＦと略す）111 に入力される。ＣＰはシ
ステムクロックを示しており、例えば１４．３ＭＨｚの
クロックである。システムクロックＣＰの立上がりに同
期して出力Ｑに得られた信号は、出力バッファ（ＯＢ）
121 に導かれる。出力バッファ121 はＬＳＩの出力パッ
ド131 に接続され、容量負荷Ｃ1 をドライブする。同様
にデ−タ信号Ｄ2 〜Ｄ8 もＤ−ＦＦ112 〜118 でそれぞ
れ同期化され、それぞれの出力バッファ122 〜128 に導
かれ各々パッド132 〜138 を介して負荷Ｃ2 〜Ｃ8 をド
ライブするように構成されている。
力段回路の構成を示す回路図である。図中Ｄ1 ，Ｄ2 …
Ｄ8 は出力すべきデ−タ８ビットの信号を示しており、
例えば映像信号処理ＬＳＩにおける色信号８ビットの出
力信号を示している。データ信号Ｄ1 はＤ型フリップフ
ロップ（Ｄ−ＦＦと略す）111 に入力される。ＣＰはシ
ステムクロックを示しており、例えば１４．３ＭＨｚの
クロックである。システムクロックＣＰの立上がりに同
期して出力Ｑに得られた信号は、出力バッファ（ＯＢ）
121 に導かれる。出力バッファ121 はＬＳＩの出力パッ
ド131 に接続され、容量負荷Ｃ1 をドライブする。同様
にデ−タ信号Ｄ2 〜Ｄ8 もＤ−ＦＦ112 〜118 でそれぞ
れ同期化され、それぞれの出力バッファ122 〜128 に導
かれ各々パッド132 〜138 を介して負荷Ｃ2 〜Ｃ8 をド
ライブするように構成されている。
【０００３】第４図に示した従来回路は周知のようにシ
ステムクロックＣＰに同期して負荷Ｃ1 〜Ｃ8 がドライ
ブされるため、同時間に急激な電荷の流入、流出が各バ
ッファ21〜28を介して起こる。この出力段回路にて同時
に行われるスイッチングの際の流入、流出する電流が以
下のような種々の問題を引き起こす。
ステムクロックＣＰに同期して負荷Ｃ1 〜Ｃ8 がドライ
ブされるため、同時間に急激な電荷の流入、流出が各バ
ッファ21〜28を介して起こる。この出力段回路にて同時
に行われるスイッチングの際の流入、流出する電流が以
下のような種々の問題を引き起こす。
【０００４】まず、ＬＳＩの内部においてはスイッチン
グノイズによる誤動作の問題である。この内部誤動作に
対しては、例えば出力回路の８本の出力線に対してそれ
ぞれ１本のグランド端子と電源端子を取ることにより誤
動作を改善している。この結果、出力回路の多いＬＳＩ
に対して多くのグランド端子、電源端子を必要とする。
低コストのＬＳＩを考えるとこのピン数（端子数）の増
加が改善項目となっている。
グノイズによる誤動作の問題である。この内部誤動作に
対しては、例えば出力回路の８本の出力線に対してそれ
ぞれ１本のグランド端子と電源端子を取ることにより誤
動作を改善している。この結果、出力回路の多いＬＳＩ
に対して多くのグランド端子、電源端子を必要とする。
低コストのＬＳＩを考えるとこのピン数（端子数）の増
加が改善項目となっている。
【０００５】また、同時スイッチング電流はスプリアス
妨害を発生し、電磁波妨害の主な原因となっている。こ
の結果、機器にこれらのＬＳＩを採用すると、スプリア
ス対策として多数のインダクタンス、コンデンサ等の外
付け部品を必要としている。またよく見られるように、
これらのＬＳＩを採用した基板等をシ−ルド材でシ−ル
ドする等の対策が必要となっている。この結果、相当の
コストアップとなっており、特に民生用機器の低コスト
化要求に対する障害となっている。
妨害を発生し、電磁波妨害の主な原因となっている。こ
の結果、機器にこれらのＬＳＩを採用すると、スプリア
ス対策として多数のインダクタンス、コンデンサ等の外
付け部品を必要としている。またよく見られるように、
これらのＬＳＩを採用した基板等をシ−ルド材でシ−ル
ドする等の対策が必要となっている。この結果、相当の
コストアップとなっており、特に民生用機器の低コスト
化要求に対する障害となっている。
【０００６】
【発明が解決しようとする課題】このように従来では、
ディジタルＬＳＩの出力段で同時スイッチング電流が発
生し、この問題に対して、誤動作対策、スプリアス妨害
対策等、コストアップに繋がる構成となってしまうのが
現状である。
ディジタルＬＳＩの出力段で同時スイッチング電流が発
生し、この問題に対して、誤動作対策、スプリアス妨害
対策等、コストアップに繋がる構成となってしまうのが
現状である。
【０００７】この発明は上記のような事情を考慮してな
されたもので、その目的とするところは、従来の同時ス
イッチングによる問題をコストのかからない簡単な手段
で大幅に改善するディジタル出力段回路を提供すること
にある。
されたもので、その目的とするところは、従来の同時ス
イッチングによる問題をコストのかからない簡単な手段
で大幅に改善するディジタル出力段回路を提供すること
にある。
【０００８】
【課題を解決するための手段】この発明のディジタル出
力段回路は、複数ビットデ−タそれぞれに応じて設けら
れ、これらビットデ−タをシステムクロック信号に同期
化させる第１の同期化回路と、前記システムクロック信
号を入力し少なくとも複数の電圧制御遅延段で構成され
るＰＬＬ回路と、前記ＰＬＬ回路の複数の電圧制御遅延
段各々の出力をそれぞれ所定クロックとして前記第１の
同期化回路の各出力を同期化する第２の同期化回路と、
前記第２の同期化回路の出力信号を各々駆動するドライ
ブ回路とを具備したことを特徴とする。
力段回路は、複数ビットデ−タそれぞれに応じて設けら
れ、これらビットデ−タをシステムクロック信号に同期
化させる第１の同期化回路と、前記システムクロック信
号を入力し少なくとも複数の電圧制御遅延段で構成され
るＰＬＬ回路と、前記ＰＬＬ回路の複数の電圧制御遅延
段各々の出力をそれぞれ所定クロックとして前記第１の
同期化回路の各出力を同期化する第２の同期化回路と、
前記第２の同期化回路の出力信号を各々駆動するドライ
ブ回路とを具備したことを特徴とする。
【０００９】この発明では、出力されるべきデ−タを、
システムクロックで同期化した後にこのシステムクロッ
クを入力するＰＬＬ（phase-locked loop ）回路で作成
されるタイミングの異なる複数の所定クロックで各々同
期化し、ドライブ回路の同時スイッチングを防ぐ。
システムクロックで同期化した後にこのシステムクロッ
クを入力するＰＬＬ（phase-locked loop ）回路で作成
されるタイミングの異なる複数の所定クロックで各々同
期化し、ドライブ回路の同時スイッチングを防ぐ。
【００１０】
【発明の実施の形態】図１はこの発明の実施形態に係る
ディジタル出力段回路の構成を示す回路図である。説明
を簡略化するため、出力すべきデ−タ信号はＤ1 ，Ｄ2
，…Ｄ4 の４ビットとし出力段回路を説明する。デ−
タ信号Ｄ1 〜Ｄ4 に応じてＤ型フリップフロップ（Ｄ−
ＦＦと略す）11〜14が設けられる。Ｄ−ＦＦ 11 〜14は
それぞれデ−タ信号Ｄ1 〜Ｄ4 を入力する（Ｄ入力）と
共にシステムクロックＣＰを入力し、各々のＱ出力をシ
ステムクロックＣＰに同期させる。これらＤ−ＦＦ 11
〜14は第１の同期化回路101 を構成する。システムクロ
ックＣＰはＤ−ＦＦ 11 〜14の次段におけるデータ出力
のタイミングを制御するＰＬＬ回路51にも入力される。
ディジタル出力段回路の構成を示す回路図である。説明
を簡略化するため、出力すべきデ−タ信号はＤ1 ，Ｄ2
，…Ｄ4 の４ビットとし出力段回路を説明する。デ−
タ信号Ｄ1 〜Ｄ4 に応じてＤ型フリップフロップ（Ｄ−
ＦＦと略す）11〜14が設けられる。Ｄ−ＦＦ 11 〜14は
それぞれデ−タ信号Ｄ1 〜Ｄ4 を入力する（Ｄ入力）と
共にシステムクロックＣＰを入力し、各々のＱ出力をシ
ステムクロックＣＰに同期させる。これらＤ−ＦＦ 11
〜14は第１の同期化回路101 を構成する。システムクロ
ックＣＰはＤ−ＦＦ 11 〜14の次段におけるデータ出力
のタイミングを制御するＰＬＬ回路51にも入力される。
【００１１】Ｄ−ＦＦ 11 〜14の各Ｑ出力はそれぞれＤ
−ＦＦ 21 〜24のＤ入力に導かれる。Ｄ−ＦＦ 21 〜24
には共通にＰＬＬ回路51で生成するクロックパルスＰ5
が供給される。例えば、クロックパルスＰ5 の立上がり
に同期化してＤ−ＦＦ 21 〜24それぞれからデータに対
応したＱ出力が得られる。
−ＦＦ 21 〜24のＤ入力に導かれる。Ｄ−ＦＦ 21 〜24
には共通にＰＬＬ回路51で生成するクロックパルスＰ5
が供給される。例えば、クロックパルスＰ5 の立上がり
に同期化してＤ−ＦＦ 21 〜24それぞれからデータに対
応したＱ出力が得られる。
【００１２】クロックパルスＰ5 に同期したＤ−ＦＦ 2
1 〜24の各Ｑ出力はそれぞれＤ−ＦＦ 31 〜34のＤ入力
に導かれる。Ｄ−ＦＦ 31 にはシステムクロックＣＰと
同じ位相のクロックパルスＰ1 が供給される。Ｄ−ＦＦ
32 のクロックとしてクロックパルスＰ1 より位相の遅
れたクロックパルスＰ2 が供給される。Ｄ−ＦＦ 33の
クロックとしてクロックパルスＰ2 より位相の遅れたク
ロックパルスＰ3 が供給される。Ｄ−ＦＦ 34 のクロッ
クとしてクロックパルスＰ3 より位相の遅れたクロック
パルスＰ4 が供給される。そして、上記したクロックパ
ルスＰ5 はクロックパルスＰ4 より位相を遅らせ、クロ
ックパルスＰ1 と逆相の関係に設定されている。ＰＬＬ
回路51で出力制御されるこれらＤ−ＦＦ 21 〜24，Ｄ−
ＦＦ 31〜34は第２の同期化回路102 を構成する。
1 〜24の各Ｑ出力はそれぞれＤ−ＦＦ 31 〜34のＤ入力
に導かれる。Ｄ−ＦＦ 31 にはシステムクロックＣＰと
同じ位相のクロックパルスＰ1 が供給される。Ｄ−ＦＦ
32 のクロックとしてクロックパルスＰ1 より位相の遅
れたクロックパルスＰ2 が供給される。Ｄ−ＦＦ 33の
クロックとしてクロックパルスＰ2 より位相の遅れたク
ロックパルスＰ3 が供給される。Ｄ−ＦＦ 34 のクロッ
クとしてクロックパルスＰ3 より位相の遅れたクロック
パルスＰ4 が供給される。そして、上記したクロックパ
ルスＰ5 はクロックパルスＰ4 より位相を遅らせ、クロ
ックパルスＰ1 と逆相の関係に設定されている。ＰＬＬ
回路51で出力制御されるこれらＤ−ＦＦ 21 〜24，Ｄ−
ＦＦ 31〜34は第２の同期化回路102 を構成する。
【００１３】各々位相の異なるクロックパルスに同期し
たＤ−ＦＦ 31 〜34それぞれのＱ出力は出力バッファ
（ＯＢ）61〜64各々に導かれそれぞれの出力パッド65〜
68を介して容量負荷Ｃ1 〜Ｃ4 をドライブする。
たＤ−ＦＦ 31 〜34それぞれのＱ出力は出力バッファ
（ＯＢ）61〜64各々に導かれそれぞれの出力パッド65〜
68を介して容量負荷Ｃ1 〜Ｃ4 をドライブする。
【００１４】上記構成によれば、データ信号をＰＬＬ回
路51により作成したクロックパルスＰ5 で一度同期化し
た後、クロックパルスＰ5 の立上がりの位相サイクル内
で各デ−タに従って位相差を持ったＰ1 ，Ｐ2 ，Ｐ3 ，
Ｐ4 のクロックパルスで同期化するので、システムクロ
ックＣＰのデュ−ティに影響されることなく、時間差の
ある出力データの発生が可能である。
路51により作成したクロックパルスＰ5 で一度同期化し
た後、クロックパルスＰ5 の立上がりの位相サイクル内
で各デ−タに従って位相差を持ったＰ1 ，Ｐ2 ，Ｐ3 ，
Ｐ4 のクロックパルスで同期化するので、システムクロ
ックＣＰのデュ−ティに影響されることなく、時間差の
ある出力データの発生が可能である。
【００１５】図２は図１に示すＰＬＬ回路51の構成を示
す回路図であり、図３は図２の回路の動作を表すタイミ
ングチャートである。図３において、制御信号ＣＮＴに
より遅延量Δτの制御が可能な８個の遅延回路ＤＬＹが
直列に接続され遅延段を構成している。各遅延回路ＤＬ
Ｙにおいて、入力Ｉは制御信号ＣＮＴにより遅延量可変
となるインバ−タ81に接続され、ＣＮＴに従って遅延量
が制御されたインバ−タ81の出力は波形整形用インバ−
タ82で波形整形され出力Ｏに繋がる。
す回路図であり、図３は図２の回路の動作を表すタイミ
ングチャートである。図３において、制御信号ＣＮＴに
より遅延量Δτの制御が可能な８個の遅延回路ＤＬＹが
直列に接続され遅延段を構成している。各遅延回路ＤＬ
Ｙにおいて、入力Ｉは制御信号ＣＮＴにより遅延量可変
となるインバ−タ81に接続され、ＣＮＴに従って遅延量
が制御されたインバ−タ81の出力は波形整形用インバ−
タ82で波形整形され出力Ｏに繋がる。
【００１６】ＰＬＬ回路51はシステムクロックＣＰと同
じ位相のクロックパルスＰ1 を先頭に上記遅延回路ＤＬ
Ｙを経る毎にクロックパルスＰ2 ，Ｐ3 ，Ｐ4 ，…と取
り出され、最後の８個目の遅延回路ＤＬＹの出力がクロ
ックパルスＰ9 （ＣＰと同相）の出力ノードである。Ｐ
ＬＬ回路51の遅延段の総遅延値は少なくともシステムク
ロックＣＰの周期の１／２以上を有するように構成され
ている。
じ位相のクロックパルスＰ1 を先頭に上記遅延回路ＤＬ
Ｙを経る毎にクロックパルスＰ2 ，Ｐ3 ，Ｐ4 ，…と取
り出され、最後の８個目の遅延回路ＤＬＹの出力がクロ
ックパルスＰ9 （ＣＰと同相）の出力ノードである。Ｐ
ＬＬ回路51の遅延段の総遅延値は少なくともシステムク
ロックＣＰの周期の１／２以上を有するように構成され
ている。
【００１７】論理回路70はクロックパルスＰ1 と、イン
バータ701 を介したクロックパルスＰ3 の反転信号とを
入力するＡＮＤゲート702 、クロックパルスＰ3 と、イ
ンバータ703 を介したクロックパルスＰ5 の反転信号と
を入力するＡＮＤゲート704、ＡＮＤゲート702 ，704
の両出力を入力するＯＲゲート705 からなる。
バータ701 を介したクロックパルスＰ3 の反転信号とを
入力するＡＮＤゲート702 、クロックパルスＰ3 と、イ
ンバータ703 を介したクロックパルスＰ5 の反転信号と
を入力するＡＮＤゲート704、ＡＮＤゲート702 ，704
の両出力を入力するＯＲゲート705 からなる。
【００１８】この論理回路70は（Ｐ１）・（／Ｐ３）＋
（Ｐ３）・（／Ｐ５）の論理構成となっている（／Ｐ３
と／Ｐ５の先頭の／は信号の反転を表す）。論理回路70
の出力Ｓはバッファ回路71に接続されている。バッファ
回路71の出力は抵抗72、容量73を含むロ−パスフィルタ
（ＬＰＦと略す）で積分され、直流成分が遅延量を制御
する制御信号ＣＮＴとなる。このＰＬＬ構成により、論
理回路の出力Ｓのデュ−ティ比が１：１となるよう制御
系が動作することになる。
（Ｐ３）・（／Ｐ５）の論理構成となっている（／Ｐ３
と／Ｐ５の先頭の／は信号の反転を表す）。論理回路70
の出力Ｓはバッファ回路71に接続されている。バッファ
回路71の出力は抵抗72、容量73を含むロ−パスフィルタ
（ＬＰＦと略す）で積分され、直流成分が遅延量を制御
する制御信号ＣＮＴとなる。このＰＬＬ構成により、論
理回路の出力Ｓのデュ−ティ比が１：１となるよう制御
系が動作することになる。
【００１９】図３に示すごとくクロックパルスＰ1 はシ
ステムクロックＣＰと同一信号を示し、クロックパルス
Ｐ2 ，Ｐ3 ，Ｐ4 …Ｐ9 は各々図示したようにそれぞれ
時間Δτの遅延量を有する波形である。システムクロッ
クＣＰの立上がり位相から、クロックパルスＰ5 の立上
がり位相の間にクロックパルスＰ2 ，Ｐ3 ，Ｐ4 各々の
立上がり位相が存在する。このようなＰＬＬ構成によれ
ば、いかなるデュ−ティ比を有するクロックシステムに
も適用可能であり、応用範囲が極めて広い。
ステムクロックＣＰと同一信号を示し、クロックパルス
Ｐ2 ，Ｐ3 ，Ｐ4 …Ｐ9 は各々図示したようにそれぞれ
時間Δτの遅延量を有する波形である。システムクロッ
クＣＰの立上がり位相から、クロックパルスＰ5 の立上
がり位相の間にクロックパルスＰ2 ，Ｐ3 ，Ｐ4 各々の
立上がり位相が存在する。このようなＰＬＬ構成によれ
ば、いかなるデュ−ティ比を有するクロックシステムに
も適用可能であり、応用範囲が極めて広い。
【００２０】この発明によれば、本発明のディジタル回
路の出力段回路構成により、従来問題となっていた出力
回路の同時スイッチングによるグランド（或いは電源）
端子の増設によるＬＳＩのピン数の増加の問題が解決さ
れる。少なくとも各デ−タの組で同時スイッチングが発
生しない構成にすることにより従来８ビットのデ−タ出
力が４組存在した場合、各々４本のグランド端子、電源
端子を必要としたが、本発明の適用によりグランド端
子、電源端子それぞれが１本か２本ですむことになる。
よってＬＳＩのピン数としては４本から６本節約できる
ことになる。
路の出力段回路構成により、従来問題となっていた出力
回路の同時スイッチングによるグランド（或いは電源）
端子の増設によるＬＳＩのピン数の増加の問題が解決さ
れる。少なくとも各デ−タの組で同時スイッチングが発
生しない構成にすることにより従来８ビットのデ−タ出
力が４組存在した場合、各々４本のグランド端子、電源
端子を必要としたが、本発明の適用によりグランド端
子、電源端子それぞれが１本か２本ですむことになる。
よってＬＳＩのピン数としては４本から６本節約できる
ことになる。
【００２１】また、同時スイッチングによる従来のスプ
リアスの問題についても、スイッチング時間に論理的な
時間差を持たせることにより、大きく改善できることが
明らかである。そして、本発明により付加されるロジッ
ク回路規模は大きくはなく実用化時の障害とはならな
い。
リアスの問題についても、スイッチング時間に論理的な
時間差を持たせることにより、大きく改善できることが
明らかである。そして、本発明により付加されるロジッ
ク回路規模は大きくはなく実用化時の障害とはならな
い。
【００２２】この結果、これらのＬＳＩを採用した機器
においてスプリアス対策に必要とした多数の外付け部品
が少なくなり、機器の低コスト化に十分貢献することが
できる。特に低電圧化傾向にある最近のＬＳＩを考える
と、システムの基板上のＬＳＩ配置等の条件にもよる
が、スプリアス対策用の外付け部品をなくせることは設
計上非常に有利になる。
においてスプリアス対策に必要とした多数の外付け部品
が少なくなり、機器の低コスト化に十分貢献することが
できる。特に低電圧化傾向にある最近のＬＳＩを考える
と、システムの基板上のＬＳＩ配置等の条件にもよる
が、スプリアス対策用の外付け部品をなくせることは設
計上非常に有利になる。
【００２３】
【発明の効果】以上説明したように、ディジタル出力段
をＰＬＬ回路を用いて同時スイッチングが発生しない構
成にすることにより、スプリアス対策の外付け部品、ピ
ン数増加をなくし、集積化と共に低コスト化されるＬＳ
Ｉを実現することができるディジタル出力段回路を提供
することができる。
をＰＬＬ回路を用いて同時スイッチングが発生しない構
成にすることにより、スプリアス対策の外付け部品、ピ
ン数増加をなくし、集積化と共に低コスト化されるＬＳ
Ｉを実現することができるディジタル出力段回路を提供
することができる。
【図面の簡単な説明】
【図１】この発明の実施形態に係るディジタル出力段回
路の構成を示す回路図。
路の構成を示す回路図。
【図２】図１に示すＰＬＬ回路51の構成を示す回路図。
【図３】図２の回路の動作を表すタイミングチャート
【図４】従来のディジタル回路の出力段回路構成を示す
図。
図。
11〜14、21〜24、31〜34…Ｄ型フリップフフロップ（Ｄ
−ＦＦ）、51…ＰＬＬ回路、61〜64…出力バッファ、65
〜68…出力パッド、Ｃ1 〜Ｃ4 …容量負荷。
−ＦＦ）、51…ＰＬＬ回路、61〜64…出力バッファ、65
〜68…出力パッド、Ｃ1 〜Ｃ4 …容量負荷。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 １０１Ｎ １０１Ｒ
Claims (3)
- 【請求項１】 複数ビットデ−タそれぞれに応じて設け
られ、これらビットデ−タをシステムクロック信号に同
期化させる第１の同期化回路と、 前記システムクロック信号を入力し少なくとも複数の電
圧制御遅延段で構成されるＰＬＬ回路と、 前記ＰＬＬ回路の複数の電圧制御遅延段各々の出力をそ
れぞれ所定クロックとして前記第１の同期化回路の各出
力を同期化する第２の同期化回路と、 前記第２の同期化回路の出力信号を各々駆動するドライ
ブ回路とを具備したことを特徴とするディジタル出力段
回路。 - 【請求項２】 前記第２の同期化回路は、前記第１の同
期化回路の出力信号を前記ＰＬＬ回路の所定クロックの
うちの１つに同期化させる第３の同期化回路と、この第
３の同期化回路の出力信号各々を対応する前記ＰＬＬ回
路の所定のクロックに各々同期化させる第４の同期化回
路より構成されることを特徴とする請求項１記載のディ
ジタル出力段回路。 - 【請求項３】 ＰＬＬ回路の電圧制御遅延段の総遅延値
は少なくとも前記システムクロックの周期の１／２以上
を有することを特徴とする請求項１記載のディジタル出
力段回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338939A JPH09181593A (ja) | 1995-12-26 | 1995-12-26 | ディジタル出力段回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338939A JPH09181593A (ja) | 1995-12-26 | 1995-12-26 | ディジタル出力段回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09181593A true JPH09181593A (ja) | 1997-07-11 |
Family
ID=18322755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7338939A Pending JPH09181593A (ja) | 1995-12-26 | 1995-12-26 | ディジタル出力段回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09181593A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033235A (ja) * | 2007-07-24 | 2009-02-12 | Ricoh Co Ltd | バス変換装置、半導体装置及びそれらのノイズ低減方法 |
| JP2009159602A (ja) * | 2007-12-27 | 2009-07-16 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
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