JPH0314313A - 微分回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＣＭＯＳ半導体集積回路で形成される微分回路
に関する。

［従来の技術コ 従来からＣＭＯＳ半導体集積回路で構成された微分回路
として第２図に示す回路が知られている。

第２図に示すように、入力端子９から入力される入力信
号は、２入力ＡＮＤ回路１ｌの一方の入力端に入力され
ると共に、遅延回路１７を介して２入力ＡＮＤ回路１１
の他方の入力端に入力されている。遅延回路１７は奇数
段のインバータ回路１２乃至１６を縦続接続して形成さ
れており、入力信号をインバータ回路の接続段数に応じ
た時間だけ遅延させると共に反転させて出力する。２入
力ＡＮＤ回路１１は、入力信号と遅延回路１７の出力と
のＡＮＤをとってその出力を微分信号として出力端子１
０を介して出力する。

このように構成された従来の微分回路においては、入力
端子９に入力された入力信号及びこの入力信号が遅延回
路１７で遅延されて反転された信号を２入力ＡＮＤ回路
１１に供給し、ＡＮＤ回路１１で両信号のＡＮＤをとる
ことにより、遅延回路１７による遅延時間幅のパルス信
号が入力信号の微分信号として出力端子１０より出力さ
れる。

［発明が解決しようとする課題コ しかじながら、上述した従来の微分回路においては、イ
ンバータｌ２乃至１８を構戚するＭＯＳトランジスタの
スイッチング速度が温度及び電源電圧の変動並びに半導
体集積回路装置の品質のバラツキにより変動するため、
遅延回路工７の遅延時間も変動する。このため、パルス
信号のパルス幅のバラツキが大きく、半導体集積回路の
歩留まりが低下するという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
パルス信号のパルス幅を制御することができる微分回路
を提供することを目的とする。

［課題を解決するための手段コ 本発明に係る微分回路は、奇数段のインバータ回路が直
列に接続されてなる遅延回路と、この遅延回路への入力
信号と上記遅延回路からの出力信号とを入力とし前記入
力信号の微分信号を出力する２入力ＡＮＤ回路とを具備
する微分回路において、前記インバータ回路は、正電源
端子と負電源端子との間に相補対接続されたＰチャネル
型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジ
スタにより形成されており、前記Ｐチャネル型ＭＯＳト
ランジスタのサブストレート電極が制御端子に接続され
、前記Ｎチャネル型ＭＯＳトランジスタのサブストレー
ト電極が前記負電源端子に接続されていることを特徴と
する。

〔作用］ 本発明においては、奇数段のインバータ回路を構成する
Ｐチャネル型ＭＯＳトランジスタのサブストレート電極
が制御端子に接続されている。これにより、前記ゲート
電極及び前記ソース電極に電圧を印加して生じる電位差
によりゲート電極下のチャネルを通る電流を制御してＭ
ＯＳトランジスタを動作させると共に、制御端子を介し
てＰチャネル型ＭＯＳトランジスタのサブストレー１１
極の逆バイアス電圧を制御することにより、ＭＯＳトラ
ンジスタのチャンネノレコンダクタンスを制御すること
ができる。この効果はバックゲート効果として知られて
おり、このバックゲート効果により遅延回路の遅延時間
を制御し、要求されるパルス信号のパルス幅を制御する
ことができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係る微分回路を示す回路図で
ある。

第１図に示すように、入力端子１から入力される入力信
号は２入力ＡＮＤ回路７の一方の入力端に入力されると
共に、遅延回路８を介して２入力ＡＮＤ回路７の他方の
入力端に入力されている。

遅延回路８は３段のＣＭＯＳインバータ回路４，５，６
を縦続接続して構成されている。

初段のインバータ回路４はＰチャネル型ＭＯＳトランジ
スタ４Ｐ及びＮチャネノレ型ＭＯＳトランジスタ４Ｎに
より形成されている。Ｐチャネル型ＭＯＳトランジスタ
４Ｐ及びＮチャネル型ＭＯＳトランジスタ４Ｎの各ゲー
ト電極は入力端子１に共通接続されている。Ｐチャネル
型ＭＯＳトランジスタ４Ｐのソース電極は正電源ＶＤＤ
に接続されており、Ｐチャネル型ＭＯＳトランジスタ４
Ｐのドレイン電極はＮチャネル型ＭＯＳトランジスタ４
Ｎのドレイン電極に接続されている。また、Ｎチャネル
型ＭＯＳＩ−ランジスタ４Ｎのソース電極は負電源Ｖｓ
ｓに接続されている。そして、上記ＭＯＳトランジスタ
４Ｐ．４Ｎのドレイン電極が次段への出力端子となって
いる。また、Ｎチャネル型ＭＯＳトランジスタ４Ｎのサ
ブストレート電極は負電源ＶＳＳに接続され、Ｐチャネ
ル型ＭＯＳトランジスタ４Ｐのサブストレート電極は制
御端子２に接続されている。

２段目及び３段目のインバータ回路５及び６も初段のイ
ンバータ回路４と同様に、夫々正電源ＶＤＤと負電源Ｖ
ＳＳとの間に直列にＰチャネル型ＭＯＳトランジスタ５
Ｐ及びＮチャネル型ＭＯＳトランジスタ５Ｎ並びにＰチ
ャネノレ型ＭＯＳトランジスタ６Ｐ及びＮチャネル型Ｍ
ＯＳトランジスタ６Ｎを相補対接続して構成されている
。そして、Ｐチャネル型ＭＯＳトランジスタ５Ｐ．ＢＰ
のサブストレート電極も制御端子２に接続されている。

２入力ＡＮＤ回路７は、この遅延回路８の出力と入力信
号とを入力し両信号のＡＮＤ出力を微分信号として出力
端子３に出力する。

このように構成される微分回路において、ＭＯＳトラン
ジスタのドレイン電流をＩＤ１ゲート電圧をＶ。、ドレ
イン電圧をＶ。、しきい値電圧をＶＴとすルト、ＩＤは
ｖｏＸｖＴ及びｖＩ）ノ関数であり、下記（１）式で表
される。

■Ｄ　＝β　［　（Ｖｏ　　　Ｖｔ　）Ｖｏ　　−Ｖｏ
”／２コ・・・（１） ここでβは定数である。

また、バックゲートバイアス電圧をＶＢＯとするとｖ丁
及びＶＢＧの関係は下記（２）式にて表される。

Ｖｔ　　＝Ｋｏ　　＋Ｋｔ　　（２φｐ　　＋Ｖａｏ）
””・・・　（２） ここでＫｏ及びＫ１は定数、φ２はフェルミ電位である
。

前記（２）式から明らかなように、ｖＢｏの絶対値が増
加するとＭＯＳトランジスタのしきい値電圧ＶＴは増加
する。また、Ｉｎは前記（２）式を前記（１）式に代入
して得られる下記（３）式にて表される。

Ｉｏ”βＣ　｛　Ｖｏ　−　Ｋｏ　−　Ｋ　ｔ（２φｐ
　＋Ｖａｏ）””　｝　Ｖｎ　　　Ｖｎ”／２］・・・
（３） 前記（３）式に示すように、ＩＤはＶａｏの関数であり
、ｖＢｏを変化させることにより工。を制御することが
できる。ＭＯＳトランジスタのスイッチング速度は電流
駆動能力に比例するため、ＶＢＯが増加すると工。は減
少してスイッチング速度は遅くなる。逆にＶＢＯが減少
するとＩｎは増加して、スイッチング速度は速くなる。

従って、本実施例に係る微分回路においては、制御端子
２に印加する正の電圧を制御することにより、Ｐチャネ
ル型ＭＯＳトランジスタ４Ｐ乃至８Ｐに流れる電流を制
御することができ、これにより、Ｐチャネル型ＭＯＳト
ランジスタ４Ｐ乃至６Ｐのスイッチング速度を制御する
ことができる。

即ち、バックゲート効果により遅延回路８の遅延時間を
制御し、要求されるパルス信号のパルス幅を確保するこ
とができる。

［発明の効果］ 以上説明したように本発明によれば、遅延回路を構成す
るＰチャネル型ＭＯＳトランジスタのバックゲート電圧
を制御可能にしたので、ＭＯＳトランジスタのスイッチ
ング速度を制御し、遅延回路の遅延速度を制御すること
ができる。従って、温度及び電源電圧の変動並びに半導
体集積回路装置の品質のパラツキにより、微分回路で検
出されるパルス信号のパルス幅に変動が生じても、バッ
クゲートバイアス電圧を制御することにより、パルス幅
の変動を防止することができる。また、微分回路の出力
パルスのパルス幅のバラツキを防ぎ、半導体集積回路の
歩留まりを向上することができるという効果を奏する。

【図面の簡単な説明】

第１図は本発明の実施例に係る微分回路を示す回路図、
第２図は従来の微分回路を示す回路図である。 １，９；入力端子、２；制御端子、３，力端子、４，５
，８，１２．１３，１４．１８；インバータ回路、４Ｐ
．５Ｐ，８Ｐヤネル型ＭＯＳトランジスタ、４Ｎ，５Ｎ
．；Ｎチャネノレ型ＭＯＳトランジスタ、７，２入力Ａ
ＮＤ回路、８．１７；遅延回路１０；出 １５． ；Ｐチ ６Ｎ １　１　；

Claims (1)

【特許請求の範囲】
1. （１）奇数段のインバータ回路が直列に接続されてなる
   遅延回路と、この遅延回路への入力信号と上記遅延回路
   からの出力信号とを入力とし前記入力信号の微分信号を
   出力する２入力ＡＮＤ回路とを具備する微分回路におい
   て、前記インバータ回路は、正電源端子と負電源端子と
   の間に相補対接続されたＰチャネル型ＭＯＳトランジス
   タ及びＮチャネル型ＭＯＳトランジスタにより形成され
   ており、前記Ｐチャネル型ＭＯＳトランジスタのサブス
   トレート電極が制御端子に接続され、前記Ｎチャネル型
   ＭＯＳトランジスタのサブストレート電極が前記負電源
   端子に接続されていることを特徴とする微分回路。