JPH0691455B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH0691455B2 JPH0691455B2 JP62189099A JP18909987A JPH0691455B2 JP H0691455 B2 JPH0691455 B2 JP H0691455B2 JP 62189099 A JP62189099 A JP 62189099A JP 18909987 A JP18909987 A JP 18909987A JP H0691455 B2 JPH0691455 B2 JP H0691455B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- transistor
- mosfet
- type transistor
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路に関し、特に高速動作に適応する論理
回路に関する。
回路に関する。
従来の技術としては、第４図に示す回路がある。これは
ＰチャネルMOSFET（以下、Ｐ−MOSFETと称す）13とＮチ
ャネルMOSFET（以下、Ｎ−MOSFETと称す）14で構成され
る電圧源があり、これにＰ−MOSFET11のゲートを接続し
て電流ミラー回路を形成している。このＰ−MOSFET11を
負荷として駆動用トランジスタ12があり、このゲートを
論理回路の入力とし、また、ドレインを出力とする。
ＰチャネルMOSFET（以下、Ｐ−MOSFETと称す）13とＮチ
ャネルMOSFET（以下、Ｎ−MOSFETと称す）14で構成され
る電圧源があり、これにＰ−MOSFET11のゲートを接続し
て電流ミラー回路を形成している。このＰ−MOSFET11を
負荷として駆動用トランジスタ12があり、このゲートを
論理回路の入力とし、また、ドレインを出力とする。
一般に、この種の回路は、駆動用トランジスタと負荷素
子とで構成されているが、CMOSの場合、負荷側を駆動側
と逆導電型のトランジスタで構成される電流ミラー回路
としてこの回路電流を決めるトランジスタを駆動用トラ
ンジスタと同導電型つまり第４図のＮ−MOSFET14のよう
に使用する事により、電流ミラーを構成するトランジス
タのしきい値などの特性が製造時に変わっても、駆動用
トランジスタ12とＮ−MOSFET14の大きさ（チャネル幅;W
/チャネル長;L）の比で出力の“0"レベルが決定される
ようにできる。
子とで構成されているが、CMOSの場合、負荷側を駆動側
と逆導電型のトランジスタで構成される電流ミラー回路
としてこの回路電流を決めるトランジスタを駆動用トラ
ンジスタと同導電型つまり第４図のＮ−MOSFET14のよう
に使用する事により、電流ミラーを構成するトランジス
タのしきい値などの特性が製造時に変わっても、駆動用
トランジスタ12とＮ−MOSFET14の大きさ（チャネル幅;W
/チャネル長;L）の比で出力の“0"レベルが決定される
ようにできる。
また、この種の回路は、出力レベル“0"から“1"へ変化
する時のスイッチングスピードは、駆動用トランジスタ
をオフ状態にして負荷回路の電流特性によって決まる速
度で負荷容量を充電するので、“1"から“0"へ変化する
時のスイッチングスピードより遅い。これは、“1"から
“0"へ変化する時は、負荷側の電流能力の数倍ある駆動
用トランジスタがオン状態になるからスイッチングスピ
ードが十分に早くなる為である。
する時のスイッチングスピードは、駆動用トランジスタ
をオフ状態にして負荷回路の電流特性によって決まる速
度で負荷容量を充電するので、“1"から“0"へ変化する
時のスイッチングスピードより遅い。これは、“1"から
“0"へ変化する時は、負荷側の電流能力の数倍ある駆動
用トランジスタがオン状態になるからスイッチングスピ
ードが十分に早くなる為である。
上述した従来の回路は、出力レベルは安定に出力される
が、高速にスイッチングさせようと負荷側を大きくする
と、第５図に示すVOLがVD側にずれる、つまり“0"レベ
ルが悪化するので次段をドライブできなくなるという欠
点がある。
が、高速にスイッチングさせようと負荷側を大きくする
と、第５図に示すVOLがVD側にずれる、つまり“0"レベ
ルが悪化するので次段をドライブできなくなるという欠
点がある。
本発明の論理回路は、ソース電極が電源電位に接続され
た第１および第２の第１導電型トランジスタ対の各ゲー
ト電極が前記第２の第１導電型トランジスタのドレイン
電極と共通接続された電流ミラー回路を能動負荷として
用い、前記第１の第１導電型トランジスタのドレイン電
極と接地電位との間に第１の第２導電型トランジスタが
所定の個数並列接続状態で挿入されかつそれぞれのゲー
ト電極に前記所定個数の入力信号が供給されるとともに
前記並列接続されたドレイン電極から出力信号が取り出
され、前記第２の第１導電型トランジスタのドレイン電
極と接地電位との間に第２の第２導電型トランジスタが
接続されそのゲート電極が前記電源電位に接続されて構
成された論理回路において、前記第１の第１導電型トラ
ンジスタのゲート電極および接地電位間に前記出力信号
をゲート電極に接続した第３の第２導電型トランジスタ
を挿入し、前記第１および第２の第１導電型トランジス
タ対の各ゲート電極間に第１（または第２）導電型の制
御用トランジスタを挿入し、この制御用トランジスタの
ゲート電極に前記出力信号（または入力信号）を供給
し、この出力信号（または入力信号）の動作レベルに従
って前記制御用トランジスタおよび前記第３の第２導電
型トランジスタを相補的にオン・オフ動作することを特
徴とする。
た第１および第２の第１導電型トランジスタ対の各ゲー
ト電極が前記第２の第１導電型トランジスタのドレイン
電極と共通接続された電流ミラー回路を能動負荷として
用い、前記第１の第１導電型トランジスタのドレイン電
極と接地電位との間に第１の第２導電型トランジスタが
所定の個数並列接続状態で挿入されかつそれぞれのゲー
ト電極に前記所定個数の入力信号が供給されるとともに
前記並列接続されたドレイン電極から出力信号が取り出
され、前記第２の第１導電型トランジスタのドレイン電
極と接地電位との間に第２の第２導電型トランジスタが
接続されそのゲート電極が前記電源電位に接続されて構
成された論理回路において、前記第１の第１導電型トラ
ンジスタのゲート電極および接地電位間に前記出力信号
をゲート電極に接続した第３の第２導電型トランジスタ
を挿入し、前記第１および第２の第１導電型トランジス
タ対の各ゲート電極間に第１（または第２）導電型の制
御用トランジスタを挿入し、この制御用トランジスタの
ゲート電極に前記出力信号（または入力信号）を供給
し、この出力信号（または入力信号）の動作レベルに従
って前記制御用トランジスタおよび前記第３の第２導電
型トランジスタを相補的にオン・オフ動作することを特
徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。負荷用
のＰ−MOSFET1と駆動用のＮ−MOSFET2が電源およびGND
間に直列につながり、Ｎ−MOSFET2のゲートが入力、Ｎ
−MOSFET2のドレインとＰ−MOSFET1のドレインとの接続
点がこの論理回路の出力となる。
のＰ−MOSFET1と駆動用のＮ−MOSFET2が電源およびGND
間に直列につながり、Ｎ−MOSFET2のゲートが入力、Ｎ
−MOSFET2のドレインとＰ−MOSFET1のドレインとの接続
点がこの論理回路の出力となる。
Ｐ−MOSFET1のゲートには、Ｐ−MOSFET5とＮ−MOSFET6
のドレインが接続され、それぞれのゲートは本論理回路
の出力に接続され、Ｎ−MOSFET6のソースはGNDに、また
Ｐ−MOSFET5のソースはＰ−MOSFET1と共に電流ミラー回
路を構成するＰ−MOSFET3のゲートとドレインに接続さ
れる。
のドレインが接続され、それぞれのゲートは本論理回路
の出力に接続され、Ｎ−MOSFET6のソースはGNDに、また
Ｐ−MOSFET5のソースはＰ−MOSFET1と共に電流ミラー回
路を構成するＰ−MOSFET3のゲートとドレインに接続さ
れる。
Ｎ−MOSFET4はこの電流ミラー回路の電流値を決めるも
ので、Ｐ−MOSFET3のドレインとGNDとの間に接続され、
ゲートには電圧源が接続される。なお、本実施例ではＰ
−MOSFET3のソース電圧を供給している。
ので、Ｐ−MOSFET3のドレインとGNDとの間に接続され、
ゲートには電圧源が接続される。なお、本実施例ではＰ
−MOSFET3のソース電圧を供給している。
次に、本実施例の動作を第２図で説明する。
まず、入力が“1"になり駆動用トランジスタ２がオン状
態になると、出力が“0"へ向ってスイッチングする。こ
の時、負荷用トランジスタ１のゲートは、出力がＰ−MO
SFET5をオン状態にさせＮ−MOSFET6をオフ状態にさせる
迄GNDレベルになる。従って、IOH1に向かう電流特性に
沿ってスインチングが進む。
態になると、出力が“0"へ向ってスイッチングする。こ
の時、負荷用トランジスタ１のゲートは、出力がＰ−MO
SFET5をオン状態にさせＮ−MOSFET6をオフ状態にさせる
迄GNDレベルになる。従って、IOH1に向かう電流特性に
沿ってスインチングが進む。
次に、Ｐ−MOSFET5がオン状態となり、Ｎ−MOSFET6がオ
フ状態となると、Ｐ−MOSFET3およびＮ−MOSFET4で発生
する電圧が負荷用トランジスタ１のゲートに供給される
ので、IOH1に向かう電流特性に途中で切り替わる。
フ状態となると、Ｐ−MOSFET3およびＮ−MOSFET4で発生
する電圧が負荷用トランジスタ１のゲートに供給される
ので、IOH1に向かう電流特性に途中で切り替わる。
もし、IOH2のままの場合は“0"レベルがVOL2となり、GN
Dから浮き上がりＮ−MOSFETのしきい値を超えた場合
で、さらに次段がダイナミック動作する回路の場合、Ｎ
−MOSFETがオフ状態になることができないので誤動作す
ることになる。しかし、本実施例の場合は、途中からI
OH1側へ切り替わり、出力レベルはVOL1となるのでこの
ような事は起こらない。
Dから浮き上がりＮ−MOSFETのしきい値を超えた場合
で、さらに次段がダイナミック動作する回路の場合、Ｎ
−MOSFETがオフ状態になることができないので誤動作す
ることになる。しかし、本実施例の場合は、途中からI
OH1側へ切り替わり、出力レベルはVOL1となるのでこの
ような事は起こらない。
次に、入力が“0"になると、今までと逆の事が起こるこ
とになるが、ここでスイッチングスピードについて説明
する。入力が“0"→“1"の時は、駆動用トランジスタの
特性（破線）に沿って出力がスイッチングすることにな
るが、この能力は負荷用トランジスタの数倍の電流を流
すことが出来るので、入力が“1"から“0"になる方がス
イッチングスピードが遅い。
とになるが、ここでスイッチングスピードについて説明
する。入力が“0"→“1"の時は、駆動用トランジスタの
特性（破線）に沿って出力がスイッチングすることにな
るが、この能力は負荷用トランジスタの数倍の電流を流
すことが出来るので、入力が“1"から“0"になる方がス
イッチングスピードが遅い。
まず、始めVOL1からIOH1側の線に沿って進むが、負荷用
トランジスタのゲートがGNDへ切り替わり、電流供給能
力が増えてスイッチングスピードが速くなる。
トランジスタのゲートがGNDへ切り替わり、電流供給能
力が増えてスイッチングスピードが速くなる。
なお、第１図ではＰ−MOSFET5の基板は電源に接続され
ているが、Ｐ−MOSFET3側に接続しても良い。また、Ｐ
−MOSFET5に並列に、またはＰ−MOSFET5のかわりにＮ−
MOSFETを接続し、このゲートに出力の反転信号を加えて
も良い。
ているが、Ｐ−MOSFET3側に接続しても良い。また、Ｐ
−MOSFET5に並列に、またはＰ−MOSFET5のかわりにＮ−
MOSFETを接続し、このゲートに出力の反転信号を加えて
も良い。
第３図は本発明の第２の実施例の回路図である。
これは、第１図のＰ−MOSFET5のかわりにＮ−MOSFET25
および35を並列に接続するもので、この時、駆動用トラ
ンジスタも出力に並列に接続されており、両方共同じ数
だけ接続されている。ゲートの信号も同じ信号が入力さ
れ、駆動用トランジスタのいづれか１つがオン状態の
時、つまり出力が“0"の時、負荷用トランジスタのゲー
トにはＰ−MOSFET23およびＮ−MOSFET24で発生した電圧
が加わる。
および35を並列に接続するもので、この時、駆動用トラ
ンジスタも出力に並列に接続されており、両方共同じ数
だけ接続されている。ゲートの信号も同じ信号が入力さ
れ、駆動用トランジスタのいづれか１つがオン状態の
時、つまり出力が“0"の時、負荷用トランジスタのゲー
トにはＰ−MOSFET23およびＮ−MOSFET24で発生した電圧
が加わる。
また、すべての入力が“0"で、駆動用トランジスタがオ
フ状態の時は、これらのＮ−MOSFET35および25と並列に
接続されているトランジスタはすべてオフ状態になり、
出力がＮ−MOSFET26のしきい値を越えると、負荷用トラ
ンジスタ21のゲートはただちにGNDレベルになり、大電
流を流すことが出来る状態となるのでスイッチングスピ
ードは大幅に速くなる。
フ状態の時は、これらのＮ−MOSFET35および25と並列に
接続されているトランジスタはすべてオフ状態になり、
出力がＮ−MOSFET26のしきい値を越えると、負荷用トラ
ンジスタ21のゲートはただちにGNDレベルになり、大電
流を流すことが出来る状態となるのでスイッチングスピ
ードは大幅に速くなる。
以上説明したように本発明は、能動素子を負荷にする事
により、負荷素子の能力を上げ高速動作を可能にするこ
とができ、特に、駆動用トランジスタが並列に接続され
るNOR回路では、出力にそれぞれの駆動用トランジスタ
のドレイン容量が付加されるので、負荷特性が大きく改
善されるという効果がある。
により、負荷素子の能力を上げ高速動作を可能にするこ
とができ、特に、駆動用トランジスタが並列に接続され
るNOR回路では、出力にそれぞれの駆動用トランジスタ
のドレイン容量が付加されるので、負荷特性が大きく改
善されるという効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の各トランジスタの電流特性図、第３図は本発明の第
２の実施例の回路図、第４図は従来例の回路図、第５図
は第４図の各トランジスタの電流特性図である。 1,3,5,11,13,21,23……Ｐ−MOSFET、2,4,6,12,14,22,2
4,25,26,32,35……Ｎ−MOSFET。
図の各トランジスタの電流特性図、第３図は本発明の第
２の実施例の回路図、第４図は従来例の回路図、第５図
は第４図の各トランジスタの電流特性図である。 1,3,5,11,13,21,23……Ｐ−MOSFET、2,4,6,12,14,22,2
4,25,26,32,35……Ｎ−MOSFET。
Claims (1)
- 【請求項１】ソース電極が電源電位に接続された第１お
よび第２の第１導電型トランジスタ対の各ゲート電極が
前記第２の第１導電型トランジスタのドレイン電極と共
通接続された電流ミラー回路を能動負荷として用い、前
記第１の第１導電型トランジスタのドレイン電極と接地
電位との間に第１の第２導電型トランジスタが所定の個
数並列接続状態で挿入されかつそれぞれのゲート電極に
前記所定個数の入力信号が供給されるとともに前記並列
接続されたドレイン電極から出力信号が取り出され、前
記第２の第１導電型トランジスタのドレイン電極と接地
電位との間に第２の第２導電型トランジスタが接続され
そのゲート電極が前記電源電位に接続されて構成された
論理回路において、前記第１の第１導電型トランジスタ
のゲート電極および接地電位間に前記出力信号をゲート
電極に接続した第３の第２導電型トランジスタを挿入
し、前記第１および第２の第１導電型トランジスタ対の
各ゲート電極間に第１（または第２）導電型の制御用ト
ランジスタを挿入し、この制御用トランジスタのゲート
電極に前記出力信号（または入力信号）を供給し、この
出力信号（または入力信号）の動作レベルに従って前記
制御用トランジスタおよび前記第３の第２導電型トラン
ジスタが相補的にオン・オフ動作することを特徴とする
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189099A JPH0691455B2 (ja) | 1987-07-28 | 1987-07-28 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62189099A JPH0691455B2 (ja) | 1987-07-28 | 1987-07-28 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432527A JPS6432527A (en) | 1989-02-02 |
| JPH0691455B2 true JPH0691455B2 (ja) | 1994-11-14 |
Family
ID=16235334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62189099A Expired - Lifetime JPH0691455B2 (ja) | 1987-07-28 | 1987-07-28 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691455B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4897153B2 (ja) * | 2001-05-10 | 2012-03-14 | Ｈｏｙａ株式会社 | カメラの自動露出制御装置 |
| DE202010016398U1 (de) | 2010-12-09 | 2011-04-28 | Norgine B.V. | Verbesserungen bei pharmazeutischen Zusammensetzungen und bezüglich pharmazeutischer Zusammensetzungen |
-
1987
- 1987-07-28 JP JP62189099A patent/JPH0691455B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6432527A (en) | 1989-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6225846B1 (en) | Body voltage controlled semiconductor integrated circuit | |
| EP0341740A2 (en) | Complementary output circuit for logic circuit | |
| JPH09200031A (ja) | 相補型トランジスタ出力回路 | |
| KR900005819B1 (ko) | 3스테이트 부설 상보형 mos집적회로 | |
| JPH0691455B2 (ja) | 論理回路 | |
| JPH06152341A (ja) | バッファリング回路 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JPH0543212B2 (ja) | ||
| JP3055223B2 (ja) | バッファ回路 | |
| JPH05122049A (ja) | 出力バツフア回路 | |
| JP3037224B2 (ja) | ３値入力バッファ回路 | |
| JP3022812B2 (ja) | 出力バッファ回路 | |
| JPH03258115A (ja) | インバータ回路装置 | |
| JP2853280B2 (ja) | 出力回路 | |
| JP2858503B2 (ja) | Ｍｏｓ型半導体集積回路 | |
| JPS59216329A (ja) | レベルシフト回路 | |
| JPH0677805A (ja) | 出力バッファ回路 | |
| JPH02123826A (ja) | Ｃｍｏｓインバータ回路 | |
| JP3485314B2 (ja) | 放電制御回路 | |
| JPH0666656B2 (ja) | シユミツトトリガ回路 | |
| JPH043618A (ja) | 入力バッファ回路 | |
| JPH06104732A (ja) | Ｉｃの出力回路 | |
| KR0171028B1 (ko) | 고속 저전력형 soi 버퍼회로 | |
| JPH055700Y2 (ja) | ||
| JPH0543211B2 (ja) |