JPH03144843A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH03144843A JPH03144843A JP28441789A JP28441789A JPH03144843A JP H03144843 A JPH03144843 A JP H03144843A JP 28441789 A JP28441789 A JP 28441789A JP 28441789 A JP28441789 A JP 28441789A JP H03144843 A JPH03144843 A JP H03144843A
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- JP
- Japan
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- data
- bits
- data bus
- bus
- memory
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- Pending
Links
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- 238000010586 diagram Methods 0.000 description 2
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
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- 238000000034 method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はデータ処理装置の改良に関し、響にビット数の
小さいデータバスよりビット数の大きいデータバスへの
データ転送に関する。
小さいデータバスよりビット数の大きいデータバスへの
データ転送に関する。
（従来の技術）
従来、ビット数の小さいデータバスよりビット数の大き
いデータバスへのデータ転送は、１個のビット数が小さ
いデータバスより、このデータバスと同じビット数のＦ
ＩＦ（、ｌメモリにデータをいったん蓄積し、ＦＩＦＯ
メモリの出力側にビット数の大きいデータバスのビット
数に対応した数のデータ読出し専用のレジスタを設ケ、
レジスタの内容を読出すことにより、データバスのビッ
ト数の変換を行ってきた。
いデータバスへのデータ転送は、１個のビット数が小さ
いデータバスより、このデータバスと同じビット数のＦ
ＩＦ（、ｌメモリにデータをいったん蓄積し、ＦＩＦＯ
メモリの出力側にビット数の大きいデータバスのビット
数に対応した数のデータ読出し専用のレジスタを設ケ、
レジスタの内容を読出すことにより、データバスのビッ
ト数の変換を行ってきた。
（発明が解決しようとする課題）
上述した従来のビット数の小さいデータバスより、ビッ
ト数の大きいデータバスへのデータ転送方式は、ＦＩＦ
Ｏメモリとデータ読出し用のレジスタとのインターフェ
ース用に制御用のハードウェアが必要となる。よって、
出力側のデータバスのビット数が犬きくなるほど、ＦＩ
ＦＯメモリの出力側のハードウェア量が増加して複雑化
してしまうと云う欠点がある。
ト数の大きいデータバスへのデータ転送方式は、ＦＩＦ
Ｏメモリとデータ読出し用のレジスタとのインターフェ
ース用に制御用のハードウェアが必要となる。よって、
出力側のデータバスのビット数が犬きくなるほど、ＦＩ
ＦＯメモリの出力側のハードウェア量が増加して複雑化
してしまうと云う欠点がある。
また、１個のＦＩＦＯメモリによってバッファリングを
行っているので、大容量のＦＩＦＯメモリが必要になる
と云う欠点がある。
行っているので、大容量のＦＩＦＯメモリが必要になる
と云う欠点がある。
本発明の目的は、ビット数の大きいデータバスのビット
数をビット数の小さいデータバスのビット数で割った数
だけＦＩＦＯメモリ′ｆＩ：備え。
数をビット数の小さいデータバスのビット数で割った数
だけＦＩＦＯメモリ′ｆＩ：備え。
データ転送時にはデータ書込み信号の回数をカウントし
、そのカウント値によりデータを書込むＦＩＦＯメモリ
を順に選択し、ビット数の大きいデータバスの１バイト
分のデータが書込まれた後、同時に各ＦＩＦＯメモリよ
り直接、データｔ−ａ出すことにより上記欠点を除去し
、小容量のＰＩＦ（Ｊメモリを使用できるように構成し
たデータ処理装置を提供することにある。
、そのカウント値によりデータを書込むＦＩＦＯメモリ
を順に選択し、ビット数の大きいデータバスの１バイト
分のデータが書込まれた後、同時に各ＦＩＦＯメモリよ
り直接、データｔ−ａ出すことにより上記欠点を除去し
、小容量のＰＩＦ（Ｊメモリを使用できるように構成し
たデータ処理装置を提供することにある。
（課題を解決するための手段）
本発明によるデータ処理装置は複数個のＦＩＦ０メモリ
と、カウンタと、メモリ選択手段と。
と、カウンタと、メモリ選択手段と。
読出し制御手段とを具備して構成したものである。
複数個のＦＩＦＯメモリは、第１のデータバスが第２の
データバスのビット数の整数倍になっているときに、第
２のデータバスよジ第１のデータバスへデータを転送す
るためのもので。
データバスのビット数の整数倍になっているときに、第
２のデータバスよジ第１のデータバスへデータを転送す
るためのもので。
上記整数倍に等しい複数個数を有するものである。
カウンタは、データの転送時にデータ書込み信号の回数
をカウントするためのものである。
をカウントするためのものである。
メモリ選択手段は、カウントの順にデータを書込むＦＩ
ＦＯメモＩＪ ’に順次１選択するためのものである。
ＦＯメモＩＪ ’に順次１選択するためのものである。
読出し制御手段は、上記第１のデータバス上の１ワード
分のデータの書込みを終了した後に。
分のデータの書込みを終了した後に。
同時にＰＩＦＯメモリよｐ直接、データを読出すための
ものである。
ものである。
（実 施 例）
次に１本発明について図面を参照して説明する。
第１図は１本発明によるデータ処理装置の一実施例を示
すブロック図である。第１図にかいて、１〜４はそれぞ
れＦＩＦＯメモリとして使用するＲＡＭ、５は８ビツト
のデータバス、６は３２ビツトのデータバス、７はＲＡ
Ｍ書込み制御用カウンタ、８はＲＡＭ書込み制御用デコ
ーダ、９はＲＡＭ書込みアドレスカウンタ、１０はＲＡ
Ｍ［出しアドレスカウンタ、１１は凡ＡＭ％込み信号線
、１２はＲＡＭ読出し信号線。
すブロック図である。第１図にかいて、１〜４はそれぞ
れＦＩＦＯメモリとして使用するＲＡＭ、５は８ビツト
のデータバス、６は３２ビツトのデータバス、７はＲＡ
Ｍ書込み制御用カウンタ、８はＲＡＭ書込み制御用デコ
ーダ、９はＲＡＭ書込みアドレスカウンタ、１０はＲＡ
Ｍ［出しアドレスカウンタ、１１は凡ＡＭ％込み信号線
、１２はＲＡＭ読出し信号線。
１３はＲＡＭ書込みアドレスバス、１４はＲＡＭ読出し
アドレスバス、１５〜１８はそれぞれ％ＲＡＭの同一ア
ドレス上のエリア、１９はデータ転送終了判別用デコー
ダ、２０はデータ制御用レジスタである。
アドレスバス、１５〜１８はそれぞれ％ＲＡＭの同一ア
ドレス上のエリア、１９はデータ転送終了判別用デコー
ダ、２０はデータ制御用レジスタである。
ＲＡＭ１〜４はそれぞれデュアルポート読出し／書込み
可能な記憶装置であり、ＦＩＦＯメモリとして使用され
る。
可能な記憶装置であり、ＦＩＦＯメモリとして使用され
る。
８ビツトのデータバス５よジ信号線１１上のＲＡＭ書込
み信号によってＲＡＭ１〜４にデータを書込むとき、Ｒ
ＡＭ書込み制御用カウンタ７およびＲＡＭ書込み制御用
デコーダ８により。
み信号によってＲＡＭ１〜４にデータを書込むとき、Ｒ
ＡＭ書込み制御用カウンタ７およびＲＡＭ書込み制御用
デコーダ８により。
ＲＡＭ１〜４の順にデータを書込む。ＲＡＭ書込みアド
レスカウンタ９によ！ｌＲＡＭ書込みアドレスバス１３
に出力されたアドレスは、ＲＡＭ内のエリア１５〜１８
のすべてにデータが書込１れた後に１だけ加算される。
レスカウンタ９によ！ｌＲＡＭ書込みアドレスバス１３
に出力されたアドレスは、ＲＡＭ内のエリア１５〜１８
のすべてにデータが書込１れた後に１だけ加算される。
さらに、各ＲＡＭ１〜４にデータを書込むとき、データ
制御用レジスタ２０内の各ＲＡＭに対応するビットをセ
ットし、データ書込みの監視を行う。最終データの書込
みが終了した後。
制御用レジスタ２０内の各ＲＡＭに対応するビットをセ
ットし、データ書込みの監視を行う。最終データの書込
みが終了した後。
転送の完了を示すデータをデータ転送終了判別用デコー
ダ１９によりデコードし、データ制御用レジスタ２０内
の転送終了ビットｔ−オンにする・ＲＡＭ書込み制御用
カウンタ７ｔ−リセットする。
ダ１９によりデコードし、データ制御用レジスタ２０内
の転送終了ビットｔ−オンにする・ＲＡＭ書込み制御用
カウンタ７ｔ−リセットする。
３２ビツトのデータバス６へ出力されるデータは、ＲＡ
Ｍ１〜４出しアドレスカウンタｌＯによ５ＲＡＭ［出し
アドレスバス１４４ｃ出力されるアドレスにより示され
る）ＬＡＭ１〜４のエリア１５〜１８から同時に出力さ
れる。ＲＡＭ１〜４の読出しが終了した後、データ制御
用レジスタ２０を読出すことにより、各ＲＡＭ内のデー
タの有効／無効の判断、および最終データ金判別するこ
とができる。ＲＡＭ［出しアドレスカウンタｌＯはデー
タ制御用レジスタ２０の読出し後にｌだけ増分される。
Ｍ１〜４出しアドレスカウンタｌＯによ５ＲＡＭ［出し
アドレスバス１４４ｃ出力されるアドレスにより示され
る）ＬＡＭ１〜４のエリア１５〜１８から同時に出力さ
れる。ＲＡＭ１〜４の読出しが終了した後、データ制御
用レジスタ２０を読出すことにより、各ＲＡＭ内のデー
タの有効／無効の判断、および最終データ金判別するこ
とができる。ＲＡＭ［出しアドレスカウンタｌＯはデー
タ制御用レジスタ２０の読出し後にｌだけ増分される。
以上の動作を繰返すことにより、８ビツトのデータバス
と３２ビツトのデータバスとの間でデータが転送される
。
と３２ビツトのデータバスとの間でデータが転送される
。
８ビツトと３２ビツトとの間のデータ転送以外のデータ
転送も、整数倍のデータバス間の転送であれば、ＲＡＭ
１〜４の個数、ＲＡＭ＠込み制御用カウンタ７のカウン
ト数、ならびにＲＡＭ＄込み制御用デコーダ８のデコー
ド条件に変更を７１０えれば容易に実現できる。
転送も、整数倍のデータバス間の転送であれば、ＲＡＭ
１〜４の個数、ＲＡＭ＠込み制御用カウンタ７のカウン
ト数、ならびにＲＡＭ＄込み制御用デコーダ８のデコー
ド条件に変更を７１０えれば容易に実現できる。
（発明の効果）
以上説明したように本発明は、ビット数の大きいデータ
バスのビット数をビット数の小さいデータバスのビット
数で割った数だけＦＩＦＯメモリを備え、データ転送時
にはデータ書込み信号の回数をカウソトレ、そのカウン
ト値によりデータを書込むＦＩＦＯメモリを順に選択し
。
バスのビット数をビット数の小さいデータバスのビット
数で割った数だけＦＩＦＯメモリを備え、データ転送時
にはデータ書込み信号の回数をカウソトレ、そのカウン
ト値によりデータを書込むＦＩＦＯメモリを順に選択し
。
ビット数の大きいデータバスの１バイト分のデータが書
込１れた後、同時に各ＦＩＦＯメモリよジ直接、データ
を読出すことにより、ハードウェア量が削除できるとと
もに、ノル−ドウエアが簡略化でき、さらに小容量でコ
ストの低いＦＩＦＯメモリが使用できると云う効果があ
る。
込１れた後、同時に各ＦＩＦＯメモリよジ直接、データ
を読出すことにより、ハードウェア量が削除できるとと
もに、ノル−ドウエアが簡略化でき、さらに小容量でコ
ストの低いＦＩＦＯメモリが使用できると云う効果があ
る。
第１図は１本発明によるデータ処理装置の一実施例を示
すブロック図である。 １〜４・・、ＲＡＭ ５．６・・・データバス７．
９．１０・・・カウンタ ８．１９・・・デコーダ １１．１２・・・信号線１
３．１４・・・アドレスバス １５〜１８・・・メモリエリア ２０・・・レジスタ
すブロック図である。 １〜４・・、ＲＡＭ ５．６・・・データバス７．
９．１０・・・カウンタ ８．１９・・・デコーダ １１．１２・・・信号線１
３．１４・・・アドレスバス １５〜１８・・・メモリエリア ２０・・・レジスタ
Claims (1)
- 第１のデータバスが第２のデータバスのビット数の整数
倍になつているときに前記第２のデータバスより前記第
１のデータバスへデータを転送するための前記整数倍の
数のＦＩＦＯメモリと、前記データの転送時にデータ書
込み信号の回数をカウントするためのカウンタと、前記
カウントの順に前記データを書込むＦＩＦＯメモリを順
次、選択するためのメモリ選択手段と、前記第１のデー
タバス上の１ワード分のデータの書込みを終了した後に
同時に前記ＦＩＦＯメモリより直接、データを読出すた
めの読出し制御手段とを具備して構成したことを特徴と
するデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28441789A JPH03144843A (ja) | 1989-10-31 | 1989-10-31 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28441789A JPH03144843A (ja) | 1989-10-31 | 1989-10-31 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03144843A true JPH03144843A (ja) | 1991-06-20 |
Family
ID=17678287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28441789A Pending JPH03144843A (ja) | 1989-10-31 | 1989-10-31 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03144843A (ja) |
-
1989
- 1989-10-31 JP JP28441789A patent/JPH03144843A/ja active Pending
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