JPH02226579A - Ｆｉｆｏ・メモリ装置 - Google Patents

Ｆｉｆｏ・メモリ装置

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Publication number
JPH02226579A
JPH02226579A JP1336836A JP33683689A JPH02226579A JP H02226579 A JPH02226579 A JP H02226579A JP 1336836 A JP1336836 A JP 1336836A JP 33683689 A JP33683689 A JP 33683689A JP H02226579 A JPH02226579 A JP H02226579A
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JP
Japan
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memory
address
fifo
unoccupied
read
Prior art date
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Pending
Application number
JP1336836A
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English (en)
Inventor
Robert W Miller
ロバート　ダブリュ．ミラー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
AT&T Corp
Original Assignee
American Telephone and Telegraph Co Inc
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Publication date
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Publication of JPH02226579A publication Critical patent/JPH02226579A/ja
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Dram (AREA)
  • Communication Control (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はファーストインファーストアウトメモリ装置（
以下ＦＩＦＯとも称する）に係り、特にメモリの使用を
改善したＦＩＦＯ・メモリ装置に関する。
［従来技術の説明コ ＦＩＦＯ２端子メモリはデータ生成処理と個々のデータ
消滅処理との間の通信バスとして用いられることができ
る。そのような処理は一般的には互いに独立で、共通の
クロック源によって制御できないことがある。つまり、
２つの処理は互いに非同期であることがある。それを処
理するために、ＦＩＦＯは内部読取り及び書込みポイン
ターを用い、そのメモリ位置のアレイをシーケンスする
。
またＦＩＦＯは、内部読取り及び書込みポインターと出
力信号（フラグ）の値の差をトラックする回路を用い、
このときこの差は、メモリが各々空（Ｅ）、ハーフフル
（ＨＦ）及びフル（Ｆ）であることを示している。
しかし、上記フラグによって提供された情報は、非同期
処理間の通信バスとしてのＦＩＦＯの使用を最適化する
のに不十分である。それは、前記フラグが現れる時間間
隔の間では、データ生成及び消滅処理がデータパケット
の記憶に利用できるメモリ位置の実際の数を知る手段が
ないからである。
従って、データ生成処理は、データパケットを記憶する
度にフルフラグの状態をチエツクし、ＦＩＦＯがフル（
；なるかどうかを決める。データ生成処理がそれを行う
のは、ＦＩＦＯがフルフラグ、の出現の後にそのメモリ
への全てのデータの記憶を拒絶するからである。従って
、ＦＩＦＯでのデータ生成処理は、データパケットを記
憶する度にフルフラグをチエツクすることによる処理ペ
ナルティを招く。
［発明の概要］ 従来のＦＩＦＯメモリ・装置は非能率であったが、本発
明によれば書込み動作に使用できるメモリ位置の数、即
ちデータを含むメモリ位置の数を出力するようにＦＩＦ
Ｏ・メモリを構成したため、上記非能率さはなくなる。
従って、本発明によるデータ生成処理は、前もってＦＩ
ＦＯの使用可能なメモリ位置の数が特定のメツセージに
適応するのに十分かどうかを決定でき、そのためデータ
生成処理を各々の書込み動作の前のフルフラグチエツク
から解放できる。
［実施例の説明］ 第１図に示されたように、１０はＦＩＦＯ・メモリであ
り、このＦＩＦＯ・メモリ１０は入力データバス６を介
して入力プロセッサ５（データ生成プロセッサ）に接続
され、さらに出力データバス１１を介して出力プロセッ
サ１５（データ消滅プロセッサ）に接続されている。こ
のプロセッサ５あるいは１５は、ディジタルコンピュー
タであってもよく、プロセッサ５はバス４からＦＩＦＯ
ＩＯに記憶されるべき情報を受信する。この情報は、複
数の情報ワードからなるメツセージとして受信でき、各
ワードはそれらが受信される順番でＰＩＦＯＩＯに記憶
される。メツセージのワードがＰＩＦＯＬＯに記憶され
た後、それらは出力プロセッサ１５によって検索可能と
なる。
ＦＩＦＯＩＯの中に記憶できる情報ワードの数はＮで示
され、情報ワードは順次ＰＩＦＯＩＯのメモリ位置０．
１．２、・・・・・・Ｎ−１に記憶される。従って、連
続する位置はモジュロＮ進数を用いてアドレスでき、そ
こで書込み及び読出しアドレスを提供するのは、入力及
び出力プロセッサ５と１５ではなく、ＦＩＦＯＩＯであ
る。例えばワードをＦＩＦＯｌＯに記憶するために入力
プロセッサは、マルチリードケーブル７の一部として示
されている書込みリード（ＷＥ）を動作させ、ワードを
バス６上に置くだけでよい。ＦＩＦＯＩＯはそれに応答
して、ワードを次の使用可能メモリ位置に記憶する。
同様に、ワードをＦＩＦＯＩＯから読取るために出力プ
ロセッサ１５は、マルチリードケーブル１２の一部とし
て示されている読取りリード（ＲＥ）を動作させるだけ
でよい。ＦＩＦＯＩＯはそれに応答して読取りされるべ
き次のワードをそのメモリから抜取り、出力プロセッサ
１５による受信のために、そのワードを出力データバス
１１上におく。
このように、ＦＩＦＯＩＱは次に占有される使用可能な
位置のアドレスを備えた書込みポインターレジスタを有
する。ＦＩＦＯＩＯはそのメモリへのワードの書込みの
後にそのレジスタを増やす。またＦＩＦＯＩＯは次に読
出される位置のアドレスを備えた読出しポインターレジ
スタも有している。
ＦＩＦＯＩＯはメモリからワードの読取りの後にそのレ
ジスタを増やす。
第１図かられかるように、入力プロセッサ５は、リード
８上に上記ポインター及びＰＩＦＯＩＯに設けられた他
の回路をリセットするためのリセット信号を生成するよ
うに構成されている。そのようなリセット信号は例えば
いわゆる初期設定シーケンスの結果として生成される。
上述のようにＦＩＦＯは一般的には、そのメモリが図示
されるように、空、ハーフフルあるいはフルである度に
、それぞれＥＳＨＦあるいはＦフラグを出すように構成
されている。そのようなフラグを生成するようにＦＩＦ
Ｏを構成する方法は公知であるため、ここでは説明しな
い。そのようなフラグは読出し及び書込みポインターレ
ジスタの内容の関数として生成されることを説明すれば
充分である。しかし上述のように、それらのフラグの出
現の間の間隔では、プロセッサ５と１５は共に情報ワー
ドの記憶に使用できるメモリ位置の実数、即ち情報ワー
ドを含むメモリ位置の実数は分からない。
この問題は、各リクエストに応じて、バス６を介して情
報ワードの記憶に使用できるメモリ位置の数を出力し、
さらにバス１１を介して情報ワードを含むメモリ位置の
数を出力するようにＦＩＦＯを構成することによって処
理される。以下の説明において、用語“占有されていな
いメモリ位置”は、“情報ワードの記憶に使用できるメ
モリ位置”を意味し、“占有されているメモリ位置″は
、“情報ワード含むメモリ位置”を意味する。
第２図に、本発明のＰＩＦＯＬＯが示されている。
このＦｌ・ＦＯは、１対のマルチビット出力バッファ２
００と２２５を含む。バッファ２００は、複数の記憶素
子（レジスタ回路）を有し、この記憶素子はバス２５１
上に現れる情報を“ラッチイン°し、それを書込みデー
タバス６に与えるために用いられる。そこで情報は、Ｒ
ＡＭメモリ２５５の占有されていない位置の数を表わす
。このバッファ２２５も複数のレジスタ回路からなり、
このレジスタ回路はバス２５２上に現れる情報をラッチ
インし、それを読取りデータバス１１に与えるために用
いられる。
そこで情報は、ＲＡＭメモリ２５５の占有された位置の
数を表わす。それらの数は共に、バス２３６を介して書
込みポインターレジスタ２３５によって提供された書込
みアドレス及びバス２４６を介して読出しポインタレジ
スタ２４５によって提供された読出しアドレスを用いて
、減算器回路２５０によって生成される。上述のように
、書込みポインターレジスタ２３５は書込み動作の後に
増やされ、読出しポインタレジスタ２４５は読出し動作
の後に増やされる。従って、レジスタ２３５と２４５は
、カウンタ回路で、それらの出力はＲＡ　Ｍ２５５のそ
れぞれのアドレスである。
人力プロセッサ５は、バス６上にワードを置きさらにマ
ルチリードケーブル７のリード２０２に書込み許可（Ｗ
Ｅ）を出すことにより情報ワードをＲＡＭ２５５に記憶
する。ＷＥパルスの出現に応答して書込み制御回路２０
５は、リード２０８上にＲＡＭメモリ２５５に与えられ
るストローブ信号を生成する。ＲＡＭメモリ２５５は、
ストローブパルスに応じてバス６上に現れるワードを、
バス２３Ｂ上に現われるアドレスによって決められるメ
モリ位置に記憶す２る。次に、ＷＥ許可の“消失”に応
じて書込み制御回路２０５はリード２０９を介して書込
みポインターレジスタ２３５を増やす。この増やされる
値は例えば＋５ボルトで表される２進数である。
同様に、出力プロセッサ１５はマルチリードケーブル１
２のリード２１７上に読取り許可パルス（ＲＥ）を置く
ことによってＲＡ　Ｍ　２５５から情報ワードを読取る
。読取り制御回路２２０はＲＥパルスの出現に応じてリ
ード２２２上にＲＡＭ２５５に与えられる許可パルスを
生成する。ＲＡＭメモリ２５５は許可パルスに応じて、
バス２４６上に現れるアドレスのメモリ位置の内容を読
出しデータバス２５Ｂ上に置き、アドレスは読取りポイ
ンターレジスタ２４５　＋：よって提供される。リード
２２３上に現われる読出し制御回路２２０の許可信号に
応じて、バス２５Ｇ上に現われる情報ワードはバッファ
され、出力バッファ２３０によってデータバスｌｌ上に
出力される。
次にＲＥパルスの“消失°に応じて、読出し制御回路２
２０はリード２２１を介して読出しポインターレジスタ
２４５を増やし、それによって次に読取られるＲ　Ａ　
Ｍ　２５５メモリ位置のアドレスをバス２４６上に置く
。
第２図に示されているように、読出し及び書込みポイン
ターレジスタ２４５と２３５の出力はそれぞれバス２４
Ｇと２３６を介して減算器回路２５０に提供される。減
算器回路２５０はいわゆるモジュロ（Ｎ＋１）減算器で
、本発明では占有されているＲＡＭ２５５のメモリ位置
の数及び占有されていないＲＡＭ２５５のメモリ位置の
数を計算するために用いられる。後者の数はバス２５１
に提供され、出力バッファ回路２００及びフラグ回路２
１０に記憶される。
前者の数はバス２５２に提供され、出力バッフ７回路２
５５及びフラグ回路２１０に記憶される。
モジュロ（Ｎ＋１）減算が行われる方法は公知であり、
多数の異なる方法の中の１つの方法で行われることがで
きる。本発明の実施例では、減算を行なうには上記の公
知の方法とは異なるアプローチが取られている。具体的
には、ＰＩＦＯＬＯに含まれるのはフリップフロップ２
４０である。フリップフロップ２４０は、リード２０９
上の増加信号が書込みポインターレジスタ２３５の内容
を最大値から最小値に変化させる度に、キャリ出力（Ｃ
Ｏ）リード２３７を介してセットされる。同様に、フリ
ップフロップ２４０は、リード２２１上の増加信号が読
出しポインターレジスタ２４５の内容を最大値から最小
値に変化させる度に、キャリ出力（ＣＯ）リード２４７
を介してリセットされる。さらに、減算器２５０は、リ
ード２４１を介してフリップフロップ２４０から受信さ
れたＱ出力の値を、バス２３Ｂを介して受信された書込
みアドレス（値Ａ）にブリペンドすることによってＤで
表される値を形成するように構成される。またそれは、
リード２４２を介してフリップフロップ２４０から受信
されたＱ出力の値を、バス２４６を介して受信された読
出しアドレス（値Ｂ）ヘブリベンドすることによってＣ
で表わされる値を形成するようにも構成される。
ここでデジタル回路フリップフロップは、セット状態で
はそのＱ及びＱ出力を介して２進数の１と２進数の０を
出力する。２進数の１は例えば＋５ボルトによって、ま
た２進数の０は例えば０ボルトあるいは接地によって表
わすことができる。
Ｑ及びＱ出力の２進状態は、フリップフロップがリセッ
トであるときに反転される。
上述のように形成されたＣとＤ値で、減算器２５０はＲ
ＡＭ２５５のメモリ位置の占有された数及び占有されて
いない数を計算する。減算器２５０は、ＤからＢを引い
た値（Ｄ−Ｂ）によって前者の値を計算し、その計算結
果はバス２５２を介して出力バッファ２２５に提供され
る。減算器２５０は、ＣからＡを引いた値（Ｃ−Ａ）に
よって後者の値を計算し、その計算結果はバス２５１を
介して出力バッファ２００に提供される。
入力及び出力プロセッサ５と１５は、ただリクエストを
入力するだけでバッファ２００と２２５の内容を読取る
ことができる。入力プロセッサ５は、ケーブル７の入力
読取りリクエスト（ＩＲＲ）リード２０３を励起するこ
とによってそれを行なう。書込み制御回路２０５はＩＲ
Ｒパルスの出現に応じて、リード２０６を介してバッフ
ァ２００に出力許可（ＯＥ）信号を提供する。バッファ
２００はＯＥ許可信号に応じて、入力データバス６１：
：　ＲＡ　Ｍ２５５の占有されていない（空）メモリ位
置の数を出力する。
一方、出力プロセッサは１５は、バッファ２２５の内容
を読出すために、ケーブル１２の出力読出しリクエスト
（ＯＲＲ）リード２１８を励起する。同様に、読出し制
御回路２２０はＯＲＲパルスに応じて、リード２２６を
介してバッファ２２５に許可信号（ＯＥ）を提供する。
バッファ２５５は出力データバス１１にＲＡＭ２５５の
占有されているメモリ位置の数を出力する。
このように、本発明ではＦＩＦＯＩＯはＲＡＭ２５５の
メモリ位置の占有されている数及び占有されていない数
の値を保有し、リクエストがあるとき、それらの数をそ
れぞれ入力及び出力プロセッサ５と１５に与える。
幾つかの例では、ＲＡ　Ｍ２５５は多くの位置、例えば
４．０９８個の８ビットメモリ位置（Ｎ−４，９６０＝
　２ｔ２）を有することができる。従って、ポインター
レジスタ２３５と２４５は共に１２ビットカウンタであ
る。一方、減算器２５０は、プリベンドされるビットの
計数のために１３ビットの数、つまり１３−ベース２　
ｌｏｇ　１２＋　１　）を処理するように構成される。
さらに、バッファ２００と２２５は１３ビットの数を記
憶するために十分な数のレジスタ回路を含む。
しかし、場合によっては、データバス６と１１は例えば
それぞれ８ビットバスである可能性がある。
そのためデータバス６と１１は１３ビットの数を乗せら
れないことになる。
このような場合、本発明のＦＩＦＯＩＯは、ＲＡＭ２５
５の占有されている位置あるいは占有されていない位置
を２バイトで出力するように構成されている。第１バイ
トは例えば８ビットを有し、第２バイトは例えば５ビッ
トを有している。上述したように、バス６にＲＡＭ２５
５の占有されていないメモリ位置の数を出力する回路は
、バス１１にＲＡ　Ｍ　２５５の占有されているメモリ
位置の数を出力する回路と同じである。従って、回路の
説明は互いに同じである。
具体的には、プロセッサ５は、バッファ２００に記憶さ
れている数の下位８ビットバイトあるいは上位５ビット
バイトのどちらかを得るために、リード２０４（プロセ
ッサ１５の場合はリード２１９）に提供する信号のレベ
ルを変えるように構成される。
例えば、プロセッサ５は、下位８ビットあるいは上位５
ビットを得るために、リード２０４上の信号（ＷＨＬ）
をそれぞれ第ルベル、例えばＯボルト（２進数の０を表
わす）に、あるいは第２レベル、例えば＋５ボルト（２
進数の１を表わす）に変える。従って、プロセッサ５が
バッファ２００に含まれる数を欲しいとき、それがリー
ド２０４上に０ボルトの信号を置き、リード２０３　　
（ＩＲＲ）を励起する。制御回路２０５はそれらの信号
に応じて、リード２０７上のレベルを０ボルトに変え、
リード２０Ｇを介してバッファ２００はＯＥ倍信号提供
する。
バッファ２００はＯＥ倍信号びリード２０７上の低レベ
ル信号に応じて、記憶されているる数の下位８ビットを
バス６に出力する。次にプロセッサ５は、リード２０４
上の信号のレベルを＋５ボルトに変え、さらにリード２
０３を励起することによって残った５ビットを得る。
占有されている位置の数あるいは占有されてい・ない位
置の数を２バイトで出力する考えは、第３図に示される
ような２つあるいはそれ以上のＦＩＦＯを並列に用いる
応用例に適用できる。
第３図に示す実施例の説明のために、（ａ）入力及び出
力プロセッサ５と１５は１６ビットプロセッサで、（ｂ
）入力と出力データバスは１６ビットバスであると仮定
する。またＦ　Ｉ　ＦＯＩＯ（ｌ　Ｌ１５０はＦＩＦＯ
ＩＯと同じで、それらのＲＡＭアレイは４．０９ｔ３の
８ビットメモリ位置を有する。従って、占有されている
数あるいは占有されていない数はそれぞれ１３ビットで
ある。
上述したことを考慮すると、ＦＩＦＯのそれぞれのＲＡ
Ｍアレイが８ビット長であるため、１８ビットのワード
を記憶できないことが理解できる。
この問題を処理するため、入力及び出力イータバス６と
１１は従来の方法で２つに分けられ、下位８ビット（例
えばリードＤｏ−Ｄ７）はＦＩＦＯｌｏｏに与えられ、
上位８ビット（例えばリードＤ８−　Ｄ　１５）はＰＩ
ＦＯ１５０に与えられる。従って、ＦＩＦＯｌｏｏは１
６ビット情報ワードの下位８ビットを記憶し、ＰＩＦＯ
１５０はその上位８ビットを記憶する。よってＰＩＦＯ
ｌｏｏの占有されているＲＡＭ位置及び占有されていな
いＲＡＭ位置の数はＦＩＦＯ１５０のそれと一致する。
しかし、どのＦＩＦＯも１３ビットの数をそのバスリー
ドに出力できない。この問題は、占有されている数ある
いは占有されていない数の下位ビットを出力するように
１つのＦＩＦＯを、同時に上位ビットを出力するように
他のＦＩＦＯを構成した本発明の前述の方法で処理され
る。従って、第３図に示されるように、占有されている
数あるいは占有されていない数の下位ビット（例えば〇
−７ビット）のみを出力するように、ＦＩＦＯｌｏｏの
ＷＨＬとＲＨＬリードは０ボルト（つまり接地）に接続
される。一方、占有されている数あるいは占有されてい
ない数の上位ビット（例えば８−１２ビット）のみを出
力するように、ＦＩＦＯ１５０のＷＨＬとＲＨＬリード
は＋５ボルトに接続される。
さらに、入力プロセッサ５のＩＲＲリード２０３と出力
プロセッサ１５のＯＲＲリード２１ｇは共にＦＩＦＯに
接続されている。
このように、例えば人力プロセッサ５がそのｌＲＲリー
ドを励起したとき、ＦＩＦＯｌｏｏと１５０はそれに応
答し、入力データバス６に占有されていない数の下位８
ビットと上位５ビットを出力する。出力プロセッサ１５
がそのＩＲＲリードを励起したとき、第３図に示された
装置は同様に動作し、占有されているメモリ位置の数を
得る。
以上は単に本発明の詳細な説明である。当業者は、ここ
で示されていないあるいは記述されていないが、本発明
の要旨を含み、本発明の範囲に含まれる多くの装置を考
案できる。例えば、上述のように２進数の１は、ポイン
ターレジスタに含まれる数が最大値から最小値に変わる
かどうかに基づいて、書込みポインタレジスタ２４５に
含まれる２進数にブリペンドされる。また、上述の２進
数の１のブリベンディングは、ＦＩＦＯＩＯフル（Ｆ）
あるいは空（Ｅ）フラグのどちらかを出すことにも基づ
くことができる。さらに、入力及び出力プロセッサ５と
１５が３２ビットプロセッサである場合を扱うために、
第３図に示されるＦＩＦＯの数を増やすことができる。
そのような場合、ＦＩＦＯの数は４で、そのそれぞれが
情報ワードの８ビットバイトを記憶することができる。
しかし、前述の装置では、ＰＩＦＯｌｏｏと１５０のみ
が占有されている数あるいは占有されていない数を出力
するように構成されている。
【図面の簡単な説明】
第１図はＦＩＦＯがデータ生成処理をデータ消滅処理と
結び付けるために用いられるシステムのブロック図、 第２図は本発明の一実施例であるＦＩＦＯ・メモリのブ
ロック図、 第３図は複数のＦＩＦＯを同調するために修正された第
１図のシステムを示す図である。 ４．２３６，２４８，２５１．２５２・・・パス、５・
・・入力プロセッサ、 ６・・・入力データバス、 ７．１２・・・マルチリードケーブル、８．２０４，２
０８〜２０９，２１７，２１９．２２１〜２２３．２２
８・・・リード、 １０．１００，１５０・・・ＦＩＦＯ・メモリ、１１・
・・出力データパス、 １５・・・出力プロセッサ、 ２００．２２５・・・マルチビット出力バッファ、２０
３　・・・ＩＲＲリード、 ２０５・・・書込み制御回路、 ２１０・・・フラグ回路、 ２１８　・・・ＯＲＲリード、 ２２０・・・読出し制御回路 ２３０・・・出力バッファ、 ２３５・・・書込みポインターレジスタ、２３７．２４
７・・・キャリ出力リード、２４０・・・フリップフロ
ップ、 ２４５・・・読出しポインターレジスタ、２５０・・・
減算器回路、 ２５５・・・ＲＡＭメモリ、 ２５Ｂ・・・読取りデータバス。 出　願　人：アメリカン テレフォン アンド ＦＩＧ、　１ ＦＩＧ、３

Claims (5)

    【特許請求の範囲】
  1. （１）複数のメモリ位置を備えアドレス可能な周期メモ
    リを有するＦＩＦＯ・メモリ装置において、占有された
    メモリ位置の数及び占有されていないメモリ位置の数を
    決定し、各々のリクエストの受信に応答して上記のメモ
    リ位置の数を各々の端末へ出力する手段を設けたことを
    特徴とするＦＩＦＯ・メモリ装置。
  2. （２）そのアドレスの位置で上記メモリからワードを上
    記メモリに書込むための第１アドレスポインターと、そ
    のアドレスの位置で上記メモリからワードを読出すため
    の第２アドレスポインターとを有するＦＩＦＯ・メモリ
    装置において、上記決定手段は、上記占有されている数
    と占有されていない数を上記第１と第２アドレスポイン
    ターによって提供されるアドレスの関数として計算する
    ようにしたことを特徴とする請求項１に記載のＦＩＦＯ
    ・メモリ装置。
  3. （３）上記計算手段は、上記数が計算される前に動作可
    能で、上記第１アドレスポインターが最大から最小アド
    レスに変わるのに応じて、第１アドレスポインターによ
    り提供されるアドレスを所定値にプリペンド（ｐｒｅｐ
    ｅｎｄ）し、上記第２アドレスポインターが最大から最
    小アドレスに変わるのに応じ、第１アドレスポインター
    によって提供されるアドレスから上記の所定値を除去し
    、さらにその所定の値を第２アドレスポインターによっ
    て提供されるアドレスにプリペンドする手段を有するこ
    とを特徴とする請求項２に記載のＦＩＦＯ・メモリ装置
    。
  4. （４）上記数は２進ビットの所定数によって表わされ、
    その下位及び上位ビットは各々のリクエストの受信に応
    答して、上記端末に出力されることを特徴とする請求項
    １に記載のＦＩＦＯ・メモリ装置。
  5. （５）上記アドレス可能な周期メモリは、その各々が複
    数のメモリ位置を備えた第１及び第２のアドレス可能な
    周期メモリであり、さらにマルチビット書込みバスのビ
    ットリードの所定数が第１メモリに接続されると共にマ
    ルチビットの書込みバスの残りのビットリードが第２メ
    モリに接続されるようにマルチビット書込みバスを介し
    て上記第１と第２のメモリに接続される第１プロセッサ
    を有し、 上記第１と第２メモリのそれぞれに設けられ、各々のメ
    モリの占有されていないメモリ位置の数（所定ビット数
    で表わされる）を決定する手段と、第１メモリ内に設け
    られ、リクエストの受信に応じて、第１メモリに接続さ
    れているビットリードに、占有されていないメモリ位置
    数のビットの所定数を出力する手段と、 第２メモリ内に設けられ、リクエストの受信に応じて、
    第２メモリに接続されているビットリードに、占有され
    ていないメモリ位置数の残りのビットを出力する手段と
    を有することを特徴とする請求項１に記載のＦＩＦＯ・
    メモリ装置。
JP1336836A 1988-12-30 1989-12-27 Ｆｉｆｏ・メモリ装置 Pending JPH02226579A (ja)

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