JPH03144996A

JPH03144996A - 半導体集積回路

Info

Publication number: JPH03144996A
Application number: JP1282733A
Authority: JP
Inventors: Masato Yoneda; 正人米田; Juichi Ishii; 寿一石井
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1989-10-30
Filing date: 1989-10-30
Publication date: 1991-06-20
Anticipated expiration: 2013-06-25
Also published as: JP2768383B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、格子状に配置されたビット線及びワード線
間に記憶セルを設けたｖｔ戒を有する、例えばＰ　Ｌ　
Ｄ　（Ｐｒｏｇｒａｍｎ＋ａｂｌｅ　Ｌｏｇｉｃ　Ｄｅ
ｖｉｃｅ　）やＲＡＭ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ
　Ｍｅｍｏｒｙ）等の半導体集積回路の改良に関し、特
に、半導体集積回路の規模が変わっても、大きな設計変
更を必要としないようにしたものである。

〔従来の技術〕

ビット線及びワード線間に記憶セルを設けた構成を有す
る従来の半導体集積回路は、その記憶セルにデータを記
憶する際には、対応する番地のワード線を立ち上げてビ
ット線及び記憶セル間を導通させると共に、記憶させた
いデータに応じてビット線を高電位（論理値「１」）又
は低電位（論理値「０」）とする。また、記憶セルに記
憶されているデータを読み出すには、対応する番地のワ
ード線を立ち上げてビット線及びワード線間を導通させ
、そのときのビット線の電位に応じて記憶データを認識
する。

また、このような半導体集積回路では、ワード線は同時
に一つしか立ち上げないので特に問題はないが、ビット
線は、なるべく多くの線を同時に立ち上げてデータの書
き込み及び読み出しを行った方がアクセス時間が短くて
済むという利点があるので、書き込み及び読み出し時の
消費電力を考慮しつつ、備えるビット線の数に応じて、
ビット線駆動回路や、その駆動回路を制御する制御回路
を設計していた。

〔発明が解決しようとする課題〕

しかしながら、上記従来の半導体集積回路にあっては、
ビット線の数に応じて個別にビット線駆動回路や制御回
路を設計しているので、集積回路の規模が異なると、そ
れに伴ってビット線駆動回路及び制御回路の規模を単に
変更しても対応することはできないから、制御回路等の
再設計が必要となり、このため、設計コストの上昇や、
設計期間の増大が避けられないという未解決の課題があ
った。

この発明は、このような従来の技術が有する未解決の課
題に着目してなされたものであり、ＰＬＤ’ＰＲＡＭの
規模が異なっても、大きな設計変更を行うことなく対応
できる半導体集積回路を提供することを目的としている
。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、複数のビット線
及びワード線を格子状に配置し且つそれらビット線及び
ワード線間に記憶セルを構成した半導体集積回路におい
て、前記ビット線を所定数毎に組分けして論理ブロック
を形成すると共に、前記ビット線を駆動させるビット線
駆動回路を制御する駆動回路制御手段を、前記論理プロ
・ンク毎に設け、さらに、それら駆動回路制御手段を直
列に接続し且つ前段の駆動回路制御手段の制′４′Ｂ終
了信号を次段の駆動回路制御手段の制御開始信号とした
。

〔作用〕

論理ブロックを構成する各ビット線駆動回路に対する駆
動回路制御手段の制御（例えば、ライトパルスの発信）
の終了信号を、直列に接続された次段の駆動回路制御手
段の制御開始信号としたので、複数のビット線は、論理
ブロック毎に順次駆動する。なお、論理ブロックを構成
するビット線の数は、消費電力を考慮して適宜決定する
。

そして、集積回路の規模を変更する、即ちビット線の数
を増減する場合には、その増減に応じて単にビット線駆
動回路及び駆動回路制御手段の数を増減するだけで、規
模の異なる集積回路に対応することができる。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図乃至第６図は、本発明の一実施例を示す図である
。

先ず、構成を説明すると、第１図において、複数のビッ
ト線及びワード線（図中、省略）を格子状に配置し且つ
それらビット線及びワード線間に例えばＳ　ＲＡＭ　（
Ｓｔａｔｉｃ　ＲＡＭ）等の記憶セル（図中、省略）を
形成した記憶部１は、記憶部１内を左右方向に延びるワ
ード線端部に接続されたロウ側プログラム回路２と、記
憶部１内を上下方向に延びるビット線に接続されたカラ
ム側プログラム回路４とによって、データの書き込み及
び読み出しが行われる。

ロウ側プログラム回路２は、ロウ側終端ビット検出回路
２ａと、ロウ側先頭ビット検出回路２ｂとの間に、第２
図に示すようなロウ側基本回路３をワード線の数だけ直
列に接続してなるロウ側シフトレジスタ２Ｃを設けたも
のである。

各ロウ側基本回路３は、二相クロックＣＫ、。

ＣＫ！及びクリア信号ＣＬＲ，が供給されるフリップフ
ロップ３ａを備えていて、このフリップフロップ３ａの
出力端Ｑ、は、次段のロウ側基本回路３０入力端Ｄ１に
接続されると共に、インバータ３ｂと、ＮＯＲ回路から
なるワード線ドライバ３ｃとを介してワード線Ｗに接続
されている。また、ワード線ドライバ３Ｃには、ワード
線Ｗを立ち上げる際にのみＨレベルとなるクロックＣＫ
Ｗがインバータ３ｄを介して供給されている。

従って、ワード線Ｗが立ち上がるのは、フリップフロッ
プ３ａの出力＠Ｑ、及びクロックＣＫＷが共にＨレベル
（論理値「１」）の場合である。

一方、カラム側プログラム回路４は、カラム側終端ビッ
ト検出回路４ａと、カラム側先頭ビット検出回路４ｂと
の間に、第３図に示すようなシフトレジスタ５を、ビッ
ト線Ｂ、Ｔを所定数毎に組分けした論理ブロック６の数
だけ直列に接続して構成されている。

各シフトレジスタ５は、ビット線Ｂ及びＦが接続された
ビット線駆動回路としてのカラム側基本回路７を所定数
だけ直列に接続、即ち、カラム側基本回路７の出力端Ｑ
、を、次段のカラム側基本回路７の入力端Ｄ２に接続し
てシフトレジスタを構成している。

なお、それらカラム側基本回路７の内、先頭に位置する
カラム側基本回路７の入力端Ｄ２は、自身のシフトレジ
スタ５の一つ前に位置する他のシフトレジスタを構成す
る最後のカラム側基本回路の出力端に接続され、同様に
、最後に位置するカラム側基本回路７の出力端Ｑ２は、
自身のシフトレジスタ５の次に位置するシフトレジスタ
５を構成する先頭のカラム側基本回路の入力端Ｄ２に接
続されている。

また、各シフトレジスタ５は、駆動回路制御手段として
のライトパルスジェネレータ８を有していて、このライ
トパルスジェネレータ８には、ライトパルスＷＲ，が供
給されている。

そして、ライトパルスジェネレータ８は、他のシフトレ
ジスタに含まれるライトパルスジェネレータと直列に接
続されていて、自身のシフトレジスタ５の一つ前に位置
する他のシフトレジスタのライトパルスジェネレータの
書き込み終了信号を書き込み開始信号Ｗｌとして受は取
り、その書き込み開始信号Ｗｌを受は取った直後のライ
トパルスＷＲ，の一つのパルスを、ライトパルスＷＲ２
として各カラム側基本回路７に供給し、そのライトパル
スＷＲ１が終了した直後に、書き込み終了信号Ｗ○を、
自身のシフトレジスタ５の次に位置する他のシフトレジ
スタのライトパルスジェネレータに書き込み開始信号と
して供給する。

カラム側基本回路７は、第４図に示すように、二相のク
ロックＣＫ、、ＣＫ、及びクリア信号ＣＬＲ，が供給さ
れるフリップフロップ９を備え、そのフリップフロップ
９の出力端Ｑ及び蔓が、ビット線Ｂ及びπに接続される
と共に、フリップフロップ９の一方の出力端Ｑが、カラ
ム側基本回路７の出力端Ｑ２となっている。

そして、ビット４％　Ｂ及びｉには、ライトパルスＷＲ
１によって駆動するビット線ドライバ１０ａ及び１０ｂ
が介在すると共に、データ読み出し時にプリチャージ信
号ＰＣに応じてビットＩＢ及びπのプリチャージを行う
プリチャージ回路１１ａ及びｌｌｂが、ビット線ドライ
バ１０ａ及び１０ｂが介在する位置よりも外側（記憶部
１側）に接続されている。

さらに、ビット線ドライバ１０が介在する位置よりも外
側のビット線Ｂ及び■は、ビット線Ｂ及びπの電位差を
検出して、記憶部１の記憶セルに記憶されているデータ
が論理値「１」であるか論理値「０」であるかを判断す
るセンスアンプ１２の入力側に接続され、そのセンスア
ンプ１２を制御するリード端子ＲＤが外部に引き出され
ている。

また、カラム側基本回路７の入力端Ｄ２は、ＮＡＮＤ回
路１３ａに供給されると共に、そのＮＡＮＤ回路１３ａ
には、データ書き込み時にはＨレベルとなり且つデータ
読み出し時にはＬレベルとなる書き込み制御信号ＳＦが
供給されていて、ＮＡＮＤ回路１３ａの出力は、ＮＡＮ
Ｄ回路１３ｃに供給されている。

さらに、データ読み出し時にはＨレベルとなり且つデー
タ書き込み時にはＬレベルとなる読み出し制御信号ＰＡ
と、センスアンプ１２の出力とがＮＡＮＤ回路１３ｂに
供給され、そのＮＡＮＤ回路１３ｂの出力は、ＮＡＮＤ
回路１３ｃに供給されている。

そして、ＮＡＮＤ回路１３ｃの出力が、フリップフロッ
プ９の入力端りに接続されている。

次に、本実施例の動作を説明する。

第５図及び第６図は本実施例の書き込みシーケンスにお
ける各信号のタイムチャートである。

即ち、記憶部１の全体にデータを書き込むには、先ず、
クリア信号ＣＬＲｚ　　（第５図（ａ）参照）をカラム
側基本回路７のフリップフロップ９に供給して各フリッ
プフロップ９をクリアする。

そして、フリップフロップ９がクリアされた後に、クロ
ックＣＫ３　（第５図の）参照）をカラム側プログラム
回路４を構成する各シフトレジスタ５の各カラム側基本
回路７に供給する。

すると、この状態では、書き込み制御信号ＳＦはＨレベ
ルであり且つ読み出し制御信号ＰＡはＬレベルであるか
ら、ＮＡＮＤ回路１３．ａの出力は前段のカラム側基本
回路７の出力端Ｄ２の状態によって決まるし、ＮＡＮＤ
回路１３ｂの出力は常にＨレベルであるため、ＮＡＮＤ
回路１３ｃの出力は、前段のカラム側基本回路７の出力
端Ｄ２の状態に等しい。

よって、各フリップフロップ９内のデータは、クロック
ＣＫ３に同期して第２図左方から右方ヘシフトしていく
から、最も終端ビット検出回路４ａ側に位置するシフト
レジスタ５内の先頭のカラム側基本回路７の入力端Ｄ２
に、先頭ビット検出回路４ｂが検出する先頭ビットに続
けて順次データを供給しつつ、クロックＣＫ、を発信す
れば、先頭ビ・ント検出回路４ｂが先頭ビットを検出し
たときには、任意のワード線Ｗに対応する記憶セルに記
憶するデータが各フリップフロップ９に記憶されること
になる。

そこで、先頭ビット検出回路４ｂが先頭ビットを検出し
たら、クロックＣＫ、を停止すると共に、クロックＣＫ
、（第５図（Ｃ）参照）をロウ側基本回路３のフリップ
フロップ３ａに供給して、各フリップフロップ３ａのデ
ータをシフトさせる。

但し、同時に複数のワード線が立ち上がらないように、
一つのフリップフロップ３ａにのみ論理値「１」が記憶
されている（従って、他の全てのフリップフロップ３ａ
には論理値「０」が記憶されている）ようにする必要が
ある。

具体的には、書き込み開始時に、クリア信号ＣＬＲ，を
供給して各フリップフロップ３ａ内のデータをクリアし
たら、最もロウ側終端ビット検出回路２ａ側に位置する
ロウ側基本回路３の入力端り、には、ロウ側先頭ビ・ン
ト検出回路２ｂが検出する先頭ビットに続けて論理値「
１」のデータを一つだけ供給し、その後は、論理値「０
」のデータを供給すれば、クロックＣＫ、が発信される
毎に、論理値「１」が記憶されているフリップフロップ
３ａが順次移動していくことになる。

そして、クロ・ンクＣＫ　＋が発信された後に、クロッ
クＣＫＷ（第５図（ｄ）参照）を立ち上げる。

すると、各ロウ側基本回路３の一方のインバータ３ｄの
出力はＬレベルとなるが、他方のインバータ３ｂの出力
は、フリ・ンブフロツブ３ａの出力端Ｑ、がＨレベル、
即ちフリップフロップ３ａに記憶されているデータが論
理値「１」であるロウ側基本回路３においてのみＬレベ
ルとなるから、結局、フリップフロップ３ａに記憶され
ているデータが論理値「１」であるロウ側基本回路３に
接続されたワード線Ｗのみが立ち上がる。

そして、クロックＣＫＷが立ち上がると、ライトパルス
ＷＲ＋　　（第５図（ｅ）参照）が供給され、記憶部１
へのデータの書き込みが始まる。

先ず、最も終端ビット検出回路４ａ側に位置するシフト
レジスタ５では、ライトパルスジェネレータ８が、クロ
ックＣＫＷの立ち上がりを書き込み開始信号Ｗｌとして
受は取り、その直後のライトパルスＷＲ，の一つを、ラ
イトパルスＷＲ２として各カラム側基本回路７に供給す
る。

ライトパルスＷＲ，が供給されると、そのシフトレジス
タ５に含まれる全てのカラム側基本回路７において、ビ
ット線Ｂ及びＦ上に設けられたビット線ドライバ１０ａ
及び１０ｂが駆動状態となるため、フリップフロップ９
のデータＱがビット線Ｂに供給され且つデータｑがビッ
ト線−に供給される。

よって、シフトレジスタ５に対応する論理ブロック６に
含まれる全てのビット線Ｂ及び−が同時に駆動されるこ
とになるから、データの書き込みは論理ブロック６毎に
行われることになり、書き込み時の消費電力は、論理ブ
ロック６に含まれるビット線Ｂ及びπによって決まる一
定の値となる。

そして、ライトパルスジェネレータ８は、ライトパルス
ＷＲ，の発信を終了したら、次段のシフトレジスタ５の
ライトパルスジェネレータ８に向けて、書き込み終了信
号Ｗ○を出力する。

つまり、第６図に示すように、任意の位置にあるシフト
レジスタ５のライトパルスジェネレータ８は、前段のシ
フトレジスタ５のライトパルスジェネレータ８が発信し
た書き込み終了信号Ｗ○を自身の書き込み開始信号Ｗｌ
（同図（ｂ）参照）として受は取り、その直後のライト
パルスＷＲＩ　　（同図（ａ）参照）の一つをライトパ
ルスＷＲ，（同図（Ｃ）参照）として各カラム側基水回
路マに供給し、そのライトパルスＷ　Ｒ２の発信が終了
したら、書き込み終了信号ＷＯ（同図（ｄ）参照）を次
のシフトレジスタ５のライトパルスジェネレータ８に供
給し、その次段のライトパルスジェネレータ８は、前段
の書き込み終了信号ＷＯを書き込み開始信号Ｗｌとして
受は取る。

そして、最も先頭ビット検出回路４ｂ側に位置するシフ
トレジスタ５においてデータの書き込みが行われたら、
そのシフ１−レジスタ５のライトパルスジェネレータ８
が発信する書き込み終了信号Ｗ○に応じて、クロックＣ
ＫＷが立ち下がる（第５図（ｄ）参照）と共に、クリア
信号ＣＬＲ，が発信され、上述した処理が繰り返される
。

従って、全てのワード線Ｗに対して上記のような書き込
み処理が行われれば、記憶部１に含まれる全ての記憶セ
ルへのデータの書き込みが完了する。

このように、上記実施例にあっては、データの書き込み
を論理ブロック６毎に行うと共に、その論理ブロック６
に対応するシフトレジスタ５毎にライトパルスジェネレ
ータ８を設け、さらに、前段のライトパルスジェネレー
タ８の書き込み終了信号Ｗ○を次段のライトパルスジェ
ネレータ８の書き込み開始信号Ｗｌとしたため、特別な
回路を設けることなく且つ記憶部１の規模に関係なく書
き込み時の消費電力及び書き込むデータのフォーマット
は一定となるし、また、記憶部ｌの規模に応じてシフト
レジスタ５を適宜増減させるだけでカラム側プログラム
回路４を構成することができるから、大きな設計変更を
することなく種々の規模の集積回路に対応することがで
きる。

このため、設計コストが低減されると共に、設計期間も
短期間で済むという利点がある。

なお、上記実施例では、記憶部１へのデータの書き込み
シーケンスのみ説明したが、例えば、データの読み出し
シーケンスに対しても本発明を適用することができる。

即ち、シフトレジスタ５毎にプリチャージ信号発信回路
を設け、前段のプリチャージ信号発信回路の制御終了信
号を次段のプリチャージ信号発信回路の制御開始信号と
すれば、記憶部１の規模に関係なく、読み出し時の消費
電力及び読み出しデータのフォーマットは一定となるし
、大きな設計変更をすることなく種々の規模の集積回路
に対応することができる。

〔発明の効果］以上説明したように、本発明によれば、集積回路を構成
するビット線の数に応じてビット線駆動回路及び駆動回
路制御手段を設ければよいので、大きな設計変更を行う
ことなく、種々の規模の集積回路に対応することができ
、その結果、製造コストの低減及び設計期間の短縮が図
られるし、また、複数のビット線を論理ブロック毎に駆
動させることになるから、特別な回路を設けることなく
且つ集積回路の規模に関係なくデータ読み出し時や書き
込み時の消費電力が一定になる、という種々の効果が得
られる。

【図面の簡単な説明】

第１図は本発明の一実施例の概略構成図、第２図はロウ
側基本回路の一例を示す回路図、第３図はシフトレジス
タの一例を示す回路図、第４図はカラム側基本回路の一
例を示す回路図、第５図は書き込みシーケンスを示すタ
イムチャート、第６図は各シフトレジスタにおける書き
込みシーケンスを示すタイムチャートである。１・・・記憶部、２・・・ロウ側プログラム回路、３・
・・ロウ側基本回路、４・・・カラム側プログラム回路
、６・・・論理ブロック、７・・・カラム側基本回路（
ビット線駆動回路）、８・・・ライトパルスジェネレー
タ（駆動回路制御手段）、Ｂ、Ｕ・・・ビット線、Ｗ・
・・ワード線第１図第図第図

Claims

【特許請求の範囲】

（１）複数のビット線及びワード線を格子状に配置し且
つそれらビット線及びワード線間に記憶セルを構成した
半導体集積回路において、前記ビット線を所定数毎に組
分けして論理ブロックを形成すると共に、前記ビット線
を駆動させるビット線駆動回路を制御する駆動回路制御
手段を、前記論理ブロック毎に設け、さらに、それら駆
動回路制御手段を直列に接続し且つ前段の駆動回路制御
手段の制御終了信号を次段の駆動回路制御手段の制御開
始信号としたことを特徴とする半導体集積回路。