JPH0315201B2 - - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 クロツクインヒビツト回路であつて、クロツク
を反転することにより位相調整を行なうととも
に、Ｄ形フリツプフロツプをもう一つ付加するこ
とにより、汎用性を持たさかつ位相を合わせるた
めの遅延回路をなくして消費電力を抑制しかつひ
げパルスの発生をなくするようにしたものであ
る。

〔産業上の利用分野〕

本発明は、クロツクインヒビツト回路に関す
る。一般に、読み出し書き込み用のクロツクをイ
ンヒビツトしそこにパリテイビツト等を挿入する
場合には、先ずクロツクインヒビツト回路を用い
て上記クロツクを処理する。

その場合に、このインヒビツトすべきパルス
を、回路内において、位相調整し、所定のインヒ
ビツトされたクロツクを出力する。

本発明は、かかるクロツクインヒビツト回路に
関する。

〔従来の技術〕

従来の回路は、第３図に示すように、Ｄ形フリ
ツプフロツプ１′と２′、遅延回路３′、オアゲー
ト４′、ノアゲート５′により構成されていた。

インヒビツトすべきクロツクCLKを、フリツ
プフロツプ１′と２′のＣ端子及び遅延回路３′に
入力させる（第４図Ａ）。

一方、クロツクインヒビツトパルスC₁とC₂を
フリツプフロツプ１′と２′の対応Ｄ端子に、入力
させる（第４図Ｂ，Ｃ）。

C₁に着目すると、フリツプフロツプの遅延時
間ｘ後にＱ出力がオアゲート４′に入力される。
また、オアゲート４′の遅延時間ｙを考えると、
クロツクCLKが立上つてから（第４図Ａ）、ｘ＋
ｙ時間後にオアゲート４′の出力がノアゲート
５′に入力される（第４図Ｆ）。

上記遅延回路３′は、上記CLKの位相を、ノア
ゲート５′への入力パルス（第４図Ｆ）の位相に
合致させるための回路である。

この遅延回路３′により、CLK位相を調整する
ことにより、ノアゲート５′を経て、インヒビツ
トされたクロツクパルスIHCLKを得ていた。

〔発明が解決しようとする問題点〕

しかし、第３図の従来回路は使用されている遅
延回路のCLKの周波数に合わせてゲートを組み
合わせて作るようになつている。

従つて、このような遅延回路３′は、固有の周
波数CLKに対して遅延時間を保証するに過ぎず、
他の周波数のCLKには使用できない。

また、遅延回路のゲート段数が多いために、従
来回路は消費電力が多い。

更に、遅延回路を用いているために、その
duty変動やゲート遅延変動によりひげパルスが
発生する。

〔問題点を解決するための手段〕

本発明の目的は、上記問題点解消し、クロツク
インヒビツト回路の汎用性を向上させると共に消
費電力を抑制しかつひげパルスの発生を阻止する
ことを目的とする。そのための手段は、クロツク
の位相調整をクロツクを反転させることにより行
いＤ形フリツプフロツプをもう１つ付加すること
により、クロツクインヒビツトパルスを用いてク
ロツクをインヒビツトしようとするものである。

〔作 用〕

上記手段によれば、クロツクを反転さるだけで
位相調整が行えるので、どのような周波数のクロ
ツクに対しても汎汎用性があり消費電力が抑制で
きかつひげパルスが発生しなくなる。

〔実施例〕

以下、本発明を実施例により添付図面を参照し
て説明する。

第１図は、本発明に係るクロツクインヒビツト
回路の実施例の構成図である。

第１図の回路は、Ｄ形フリツプフロツプ１と
２、ノアゲート３、オアゲート４、Ｄ形フリツプ
フロツプ５及びノアゲート６、により構成されて
いる。

Ｄ形フリツプフロツプ１と２は、いずれもＣ入
力のアツプエツジの瞬間に、Ｄ入力がＱ出力に、
それぞれ出力される。

上記各フリツプフロツプのＤ入力には、クロツ
クインヒビツトパルスC₁とC₂が、Ｃ入力にはク
ロツクCLKが、それぞれ入力されている。

オアゲート４は、上記フリツプフロツプ１と２
のＱ出力を入力してその出力をもう一方のＤ形フ
リツプフロツプ５のＤ端子に、入力させる。

ノアゲート３はクロツクCLKを反転させ、そ
の出力をフリツプフロツプ５のＣ端子と、ノアゲ
ート６の１つの入力端子に、それぞれ入力させ
る。

Ｄ形フリツプフロツプ５はＣ入力のツプエツヂ
の瞬間に、Ｄ入力をＱ出力から出力し、このＱ出
力はノアゲート６へ入力される。

ノアゲート６は、フリツプフロツプ５のＱ出力
とノアゲート３の出力とによりインヒビツトされ
たクロツクパルスIHCLKを生成する。

次に、上記構成を有する第１図の回路の動作
を、第２図に基いて説明する。

クロツクCLKは、フリツプフロツプ１と２の
Ｃ端子と、ノアゲート３に、それぞれ入力され
る。（第２図Ａ）。またクロツクインヒビツトパル
スC₁，C₂がCLKに対し図示する位相で各フリツ
プフロツプのＤ端子に入力される（第２図Ｂ，
Ｃ）。

CLKのアツプエツジから時間ｘだけ遅れて、
各フリツプフロツプ１，２のＱ端子から上記C₁，
C₂が出力される（第２図Ｄ，Ｅ）。

オアゲート４は、このＱ出力の論理和をとり、
時間ｙだけ遅れて、上記Ｑ出力と同じ波形のパル
スを、出力する（第２図Ｆ）。

一方、ノアゲート３からは、クロツクCLKが
反転出力されるので（第２図Ｇ）、これがフリツ
プフロツプのＣ端子に入力されるとそのアツプエ
ツジから時間ｘ後にＱ端子からＤ入力（第２図
Ｆ）が出力される（第２図Ｈ）。

従つて、上記CLKの反転出力（第２図Ｇ）と、
フリツプフロツプ５のＱ出力（第２図Ｈ）を入力
したノアゲート６は、第２図Ｉの破線で示すよう
に１クロツク分欠けたインヒビツトされたクロツ
クパルス、IHCLKを生成する。

〔発明の効果〕

上記のとおり、本発明によれば、Ｄ形フリツプ
フロツプのＱ出力の論理和をとるオアゲートの出
力側にもう１つのＤ形フリツプフロツプを設ける
ことにより、 クロツクインヒビツトパルスとクロツクの位相
調整を、上記クロツクを反転させれば、行うこと
ができるので、どのような周波数のクロツクにも
応用できるようになつて汎用性が向上すると共に
遅延回路が不要となつたので消費電力を抑制する
ことができかつひげパレスが発生しなくなつた。

【図面の簡単な説明】

第１図は本発明回路の実施例の構成図、第２図
は本発明回路の動作説明図、第３図は従来回路の
構成図、第４図は従来回路の動作説明図である。 １，２……Ｄ形フリツプフロツプ、３……ノア
ゲート、４……オアゲート、５……Ｄ形フリツプ
フロツプ、６……ノアゲート。

Claims (1)

1. 【特許請求の範囲】 １ 第１と第２のＤ形フリツプフロツプ１，２の
   Ｄ端子に、クロツクインヒビツトパルスを、Ｃ端
   子に、クロツクを、それぞれ入力させ該Ｃ端子に
   入力したクロツクに同期した上記各フリツプフロ
   ツプのＱ出力の論理和に対して位相調整したクロ
   ツクをインヒビツトするクロツクインヒビツト回
   路において、 上記第１と第２のフリツプフロツプ１，２のＱ
   出力側に、第３のＤ形フリツプフロツプ５が付加
   され、該付加された第３のＤ形フリツプフロツプ
   ５のＤ端子に、上記第１と第２のＤ形フリツプフ
   ロツプ１，２のＱ出力の論理和が、Ｃ端子に、上
   記クロツクの反転信号が、それぞれ入力され、 更に、第３のＤ形フリツプフロツプのＱ出力と
   上記クロツクの反転信号を入力するノアゲート６
   が付加され、 該ノアゲート６によりインヒビツトされたクロ
   ツクパルスが出力されることを特徴とするクロツ
   クインヒビツト回路。